ディジタル集積回路

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ディジタル集積回路

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2022/05/03 06:10 UTC 版)

「榎本忠儀」の記事における「ディジタル集積回路」の解説

機能プロセッサ スーパーコンピュータ用として世界に先駆けて開発したCMOSベクトルパイプラインプロセッサ(Vector Pipelined Processor; VPP)(1991年)、無制限の誤り(誤字・脱字)を含む単語の検索が可能な辞書検索プロセッサ(Dictionary Search Processor; DISP)(1990年)、企業内LANに向けた情報検索プロセッサ(1988年)、高基数・スケーリング方式を採用した浮動小数点除算回路(2003年)、動きベクトル検出プロセッサ(2001年)、平方根回路(2005年)(2006年)、動的電圧・周波数スケーリング法(DVFST)を適用した初の動画像符号化プロセッサ(2013年)等、様々な高性能CMOSプロセッサを開発した。上記VPPはNECのスーパコンピュータSX-4に搭載された。SX-4はCMOS集積回路を採用した初のスーパコンピュータである。世界最大容量(160K bit)の連想メモリを搭載した上記DISPはIEEE(米国電気電子学会) Journal of Solid-State Circuits (JSSC)Best Paper Awardを受賞した(1992年)。 高速化・高性能化技術 回路を並列化・パイプライン化して高速化する技術として、並列差分絶対値和回路(米国特許 第4,849,921号)(1989年)、並列ALU(カナダ 特許第1,257,003号)(1989年)、桁上げの無い冗長二進数演算を生かした積和演算回路(米国特許 第4,985,861号)(1991年)、浮動小数点乗算/除算/論理演算器(1991年)、プログラム方式チップ搭載型クロックパルス発生回路)(1993年)、ALUの高速例外処理手法と回路)(1993年)、等の発明がある。回路を小型化およびクリティカルパスを短縮して高速化する技術として、多入力演算器(特開平10-269197)(1998年)、差分絶対値和回路(2001年)、マルチプレクサ(2004年)、等の開発がある。 充放電電流による消費電力の削減技術 LSIの動作時消費電力(Pat)は充放電電流による消費電力(Pcd)と貫通電流による消費電力(Psc)の和である。Pcdは論理ゲート数(G)、クロック周波数(f)、電源電圧(V)の2乗に比例する。fを維持したまま、無条件でPcdを削減する第1の手段はGの削減、第2の手段はクリティカルパスのゲート段数(g)の短縮によるVの降圧、である。CMOS差分絶対値和回路に2段パイプライン方式を導入し、累算回路部の1/2(上位ビット部)をカウンタに置換することにより、G、gを大幅に削減した。この結果、f(=220MHz)を維持したまま、Vを73%に降圧できた。従って、Pcdが従来形の55.2%に低減された。回路アーキテクチャや信号処理アルゴリズムの改良により、G、gを削減したCMOS平方根回路も開発した。Vを77%に降圧することができたので、f(=570MHz)を維持したまま、Patが従来の27.1%に削減された。本平方根回路はIEEE(米国電気電子学会)ASP-DAC University LSI Design Contest Best Design AwardのSpecial Feature Awardを受賞した(2006年)。 貫通電流による消費電力の削減技術 レジスタアレイを駆動するクロックドライバの「電力削減方法」(特開2003-162558)(2003年)を開発した。k段目駆動回路に比べ、(k+1)段目負荷回路が大きな多段のクロックドライバでは負荷回路に流れる貫通電流による消費電力(Psc)が無視できない。1段目プレ回路(1個のインバータ)、2段目駆動回路(m個のインバータ)、3段目負荷回路(N=m・nのインバータ)で構成される3段クロック木を設計・試作して、Pscが最小となる回路構成を解析した。Nを固定して、mを増す(nを減少する)と、駆動回路のPscは徐々に増し、負荷回路のPscは急速に減少する。プレ回路のPscは無視できるほど小さい。一方、プレ回路、駆動回路のPcdは単調増加し、負荷回路のPcdはほぼ一定である。これより、総消費電力(Pat=Pcd+Psc)が最小となるmの値が存在することがわかる。一般的には、Patが最小となるmは約Nの平方根(=n)で与えられる (特開2003-162558)(2003年)。同様に、クロック木の総遅延時間が最小となるmもnとほぼ等しく、その値は約Nの平方根である。 リーク電流による消費電力の削減技術 スマートフォン、タブレット端末機器、等の携帯機器では待ち受け時(待機時)でもリーク電流が流れ、電力を消費する。この電力を待機時消費電力(Pst)と呼ぶ。電源を切れば、この問題は解決されるが、SRAMやDelay Flip-Flop(D-FF)に記憶されたデータは消失してしまう。この問題を解決するため、待機時のデータ保持とリーク電流削減を両立できる自己制御電圧レベル変換回路(特開2002-288984)(2002年)を開発した。本回路はSVL(Self-Controllable Voltage Level)回路と呼ばれ、SRAMやD-FFが動作している時、記憶回路に規格電圧(V)を加え、停止している時、記憶回路にVよりvだけ低い降圧電圧(V-v)を供給する。SVL回路は、Vを供給するpMOSFET(pS)、(V-v)を供給するnMOSFET(nS)、放電用pMOSFET(pSd)で構成される極めて簡単な回路である。記憶回路が停止している時、記憶回路のpMOSFETにバックゲートバイアス(v)が掛かり(内部電界が緩和され)、pMOSFETのしきい値電圧が高くなる。この結果、pMOSFETに流れるリーク電流が減少し、Pstが削減される。同時に記憶データが保持される。さらに読み出しみマージンおよび書き込みマージンも向上する。このように、SVL回路は極めて簡単な回路であるが、その効果は極めて大きい。 キャッシュメモリに必須なSRAMにSVL回路(M-SVL)を適用した。ワード線電位が0となり、SRAMが待機(データ保持)状態になると、M-SVLのpSmがoff、nSmがonとなり、記憶回路(モリセル)に降圧電圧(V-v)が供給される。今、ノードN1 およびN0の電位をそれぞれ0および(V-v)とすると、U1(pMOSFET)がoffとなる。この時、U1にバックゲートバイアス(v)が掛かり、U1のしきい値電圧が高くなるため、U1に流れるリーク電流が減少する。従って、off 状態のU1およびon状態のD1を介したリーク電流が減少し、Pstが削減される。同時に記憶データが保持される。SVL回路を適用した改良型SRAMのデータ保持マージンは従来形SRAMの59.5%であったが、リーク電流によるPstは大幅に減少し、従来形SRAMの約1/11 (9.17%)となった。改良型SRAMが書き込みをしている時、メモリセルに降圧電圧(V-v)を、ワード線にVを供給する。書き込みマージンは大幅に改善され、従来型SRAMの1.31倍であった。改良型SRAMが読み出しをしている時、メモリセルにVを、ワード線に(V-v)を供給する。読み出しマージンも大幅に改善され、従来型SRAMの2.09倍であった。なお、SVL回路の面積オーバーヘッドは僅かに1.383%である。 パイプラインレジスタやレジスタファイルの基本回路であるD-FFにSVL回路を適用した。D-FFの記憶回路(ラッチ)はSRAMの記憶回路(モリセル)とほぼ同一の回路構成である。D-FFが待機(データ保持)している時、SVL回路は記憶回路(ラッチ)に降圧電圧(V-v)を供給する。従って、リーク電流によるPstが減少し、同時にデータが保持される。SVL回路を適用した改良型D-FFのデータ保持マージンは従来形D-FFの72%であったが、Pstは大幅に減少し、従来形D-FFの約1/7 (14.81%)となった。なお、SVL回路の面積オーバーヘッドは11.62%である。 「低リーク電流SRAM」は電子情報通信学会集積回路専門委員会、第8回システムLSIワークショップの「ポスター賞」(2004年)を、「自己制御電圧レベル変換回路」は第7回LSI IPデザイン・アワード「研究助成賞」(2005年)を受賞した。 高速GaAs集積回路技術 GaAs MESFET回路の基本回路はE/D DCFL(Enhancement/Depletion Direct Coupled FET Logic)回路であるので、動作速度はNANDゲートよりNORゲートの方が速い。この特性を活かして、NORゲートのみで構成したフリップフロップ(D-FF)(1997年)を開発した。さらに3.2GHz PLLクロック発生器(1994年)を始め、500MHz RISCプロセッサ(1997年)、1.67GHz 加算回路(1999年)、3.5GOPS 動きベクトル検出回路(1999年)、8:1MUX/1:8 DEMUX(20001年)、等の超高速ディジタルLSIやアナログ回路である1.54GHz 演算増幅回路(1994年)を開発した。待機時のリーク電流を削減するため、DC/DCレベル変換回路(1995年)も開発した。これをSRAM(1996年)、レジスタファイル(2000年)に適用した結果、待機時のデータ保持と低電力化が同時に得られるようになった。