微細化
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2023/11/22 22:59 UTC 版)
微細化（びさいか、die shrink、optical shrink、process shrink）とは、半導体デバイス特にトランジスタの単純な半導体スケーリングを指す言葉。 ダイ（またはチップとも呼ぶ）の微細化は、リソグラフィックノードの進展など発展した製造プロセスで同じような回路を作ることである。
微細化によってチップ製造メーカーの全体的なコストは低減し、製品の利益率は向上する。 なぜならプロセッサの大きな構造上の変更が無いことで研究開発コストが低減し、一方で１枚のシリコンウェハーから作られるプロセッサーダイが増えると製品あたりのコストが低減するためである。
詳細
微細化は、インテル、AMD（かつてのATIを含む）、NVIDIA、サムスンなどの半導体メーカーにとって価格と性能を改善する上で重要となる。
2000年代の例として、Cedar Mill Pentium 4プロセッサ（90 nmCMOSから65 nmCMOS）、Penryn Core 2プロセッサ（65 nmCMOSから45 nmCMOS）、Brisbane Athlon 64 X2プロセッサ（90 nmSOIから65 nmSOI）、ATIとNVIDIA両方の様々な世代のGPUがある。
2010年1月、Clarkdale Core i5とCore i7プロセッサをリリースした。 それまでのNehalemマイクロアーキテクチャを用いた45 nmプロセスから微細化した32 nmプロセスで製造された。 インテルは特にチック・タックモデルによる定期的な頻度での製品性能の改善のために微細化に注力していた。 このビジネスモデルでは、マイクロアーキテクチャが新しくなること（チック）に続いて、そのマイクロアーキテクチャで微細化（トック）をすることで性能を改善する。 [1]
微細化はエンドユーザーに利益をもたらす。 微細化は半導体デバイスのスイッチのon/offをする各トランジスタで使われる電流を低減する一方でチップの同じクロック周波数を維持することで、製品の消費電力（と熱発生）を低減し、クロック速度ヘッドルームを増加させ、価格を低下させるためである。[1] 200-mmまたは300-mmのシリコンウェハーを製造するコストは製造ステップ数に比例し、ウェハー上のチップ数には比例しない。 よって微細化により多くのチップをウェハー上に作り、その結果チップ当たりの製造コストを低下させる。
ハーフノード
CPU製造において、微細化はITRSによって定義されたリソグラフィックノードの進歩を常に含んでいる。
GPUとSoCの製造では、微細化はITRSによって定義されなかったノードでのチップの微細化をしばしば含む。 これは例えば150 nm、110 nm、80 nm、55 nm、40 nm、より最近では14 nmノードのようなものであり、「ハーフノード」と呼ばれる。 これはITRSが定義したあるノードからより小さなノードに微細化する前に、その2つのノード間に設定された暫定的なノードであり（「ハーフノード・シュリンク」と呼ばれる）、R&Dコストを削減する目的がある。
ITRSノードまたはハーフノードのどちらへ微細化するかの選択は、集積回路デザイナーではなくファウンドリー次第である。
| メインのITRSノード | 暫定のハーフノード |
|---|---|
| 250 nm | 220 nm |
| 180 nm | 150 nm |
| 130 nm | 110 nm |
| 90 nm | 80 nm |
| 65 nm | 55 nm |
| 45 nm | 40 nm |
| 32 nm | 28 nm |
| 22 nm | 20 nm |
| 16 nm | 14 nmと12 nm[2] |
| 10 nm | 8 nm |
| 7 nm | 6 nm |
| 5 nm | 4 nm |
参考文献
- ^ a b “Intel’s ‘Tick-Tock’ Seemingly Dead, Becomes ‘Process-Architecture-Optimization’”. Anandtech. 2016年3月23日閲覧。
- ^ “Taiwan Semiconductor Mfg. Co. Ltd. Confirms "12nm" Chip Technology Plans”. The Motley Fool. 2017年1月18日閲覧。
関連項目
外部リンク
- 0.11 µm Standard Cell ASIC
- EETimes: ON Semi offers 110-nm ASIC platform
- Renesas 55 nm process features
- RDA, SMIC make 55-nm mixed-signal IC
- Globalfoundries 40nm
- UMC 45/40nm
- SiliconBlue tips FPGA move to 40-nm
- Globalfoundries 28nm, Leading-Edge Technologies
- TSMC Reiterates 28 nm Readiness by Q4 2011
- Design starts triple for TSMC at 28-nm
微細化
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2021/11/23 03:25 UTC 版)
半導体露光装置メーカーは1社か2社の最先端半導体メーカーと共同で次の世代や次々世代の半導体露光装置を開発し、まずその半導体メーカーに向けて製造する。その開発によって生み出された装置を、2 - 3年程度後に最先端に続く半導体メーカーが量産のために購入する頃には最先端半導体メーカーはその先の世代の試験運用をはじめる。この循環があるために演算プロセッサのプロセスルールは、350 nm/250 nm/180 nm/130 nm/90 nm/65 nm/45 nm/32 nm/22 nm/14 nm/10 nm といった飛びとびの値になるのが普通である。最先端のプロセス・ルールは2020年時点で5nmに達していて、3 nm, 2 nmと微細化が進んで行くと予想されている。一方DRAMやフラッシュメモリのような記憶用半導体では小刻みにプロセスルールを縮小している。DRAMにおける一般的なプロセス・ルールは2007年には65nm、2008年には57 nmと縮小を行い、2013年には32 nmを想定している。これは、製品の急激な低価格化によって各メーカーが新規投資を控え、既存設備の改善によって生産性を向上させることが狙いである。ただし最先端の微細化が要求される携帯端末向けなどには、2010年時点で25nmの製品が、2020年時点で10 nmの製品が投入されている。 2015年、2016年第5世代と第6世代のIntel Coreを14 nmで製造している。2016年中に10 nmを実用化（実際には2019年）、2017年には7 nm（実施には2023年予定）へ。 2015年7月、IBMは7 nmプロセスの試作品を発表、一桁ナノプロセスの時代を迎える。 2016年3月、インテルはXeon E5-2600 v4 CPU、14 nm、22コア/44スレッドを発売。 2016年3月、サムスンは18 nmといわれるDRAMを出荷。 2020年9月、TSMCの5 nmプロセスによるApple A14が出荷される。 微細化によってプロセスルールが使われる光源の波長よりも短くなると、光の回折や干渉によってマスクの形とウェハー上に作られる像の食い違いが大きくなり、設計通りの回路が形成できなくなる。この問題を解決するため、回路設計にあらかじめこれらの光学効果を織り込んでおく光学近接効果補正が130 nm以下のルールで行われるようになった。光学近接効果補正は、EDAによる自動化が普及している。 2020年頃には、5nmに到達し、CMOSを使った微細化の限界が訪れるとの推測されており、新しい素材・構造の研究や微細化に頼らない手段による集積度の向上も模索されている。 また携帯電話の小型カメラ撮像素子ではフットプリントの都合上、非常に微細化したイメージセンサーを使う。しかし、このセンサーの画素密度は可視光波長では従来のカラーフィルタ方式がまったく役に立たなくなる。このため、メタル層で光を回折させて分光を行ったり、窒化物半導体素子を使って分光することにより、プロセスルールよりも遥かに長い可視光をフォトダイオードに導く。APS-Cサイズで2000万画素を超えるものも同様である。
※この「微細化」の解説は、「集積回路」の解説の一部です。
「微細化」を含む「集積回路」の記事については、「集積回路」の概要を参照ください。
- 微細化のページへのリンク
