Silvermontマイクロアーキテクチャ

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Silvermont マイクロアーキテクチャ

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2022/05/14 04:44 UTC 版)

「Intel Atom」の記事における「Silvermont マイクロアーキテクチャ」の解説

第3世代のAtom向けマイクロアーキテクチャで、Atom向けとしては最初の機能強化版である。22 nmプロセスルール。Intel VT-x や AES-NI 対応など、サーバ向けの機能が強化されている製品もある。デスクトップ・ネットブック向けのチップは Atom ブランドではなく Celeron や Pentium のブランドで発売される。最初に発表された製品がサーバー向けで2013年9月4日発表。 Silvermontマイクロアーキテクチャは、Atomとしては初めてアウト・オブ・オーダー型の設計となった。命令デコード、リタイアは依然としてクロック当たり2命令であるが、整数×2、浮動小数点/SIMD×2、ロード/ストア×1の計5つの命令発行ポートを備え、クロック当たり最大5命令を順不同で発行可能である。これらの発行ポートは各々に独立したスケジューラ (リザベーション・ステーション) を備えており、IntelのマイクロプロセッサとしてはNetBurstマイクロアーキテクチャ以来の分散型のスケジューラを持つ構造となっている。従来のAtomマイクロアーキテクチャではロード+演算の型を持つCISC命令に対応するため、命令パイプラインの共通部分にL1Dキャッシュへのアクセス段を組み込み、キャッシュアクセスのレイテンシを隠蔽する構成を取っていたが、Silvermontではこれを廃し、独立したロード/ストアパイプをバックエンドに設けている。このため、パイプライン長は従来と比較して短くなり、整数演算命令における分岐ミス時のペナルティも13サイクルから10サイクルへと短くなっている。 5つのスケジューラのうち2つの整数スケジューラは完全なアウト・オブ・オーダーの実装になっており、オペランドが準備できた命令から発行可能である。一方で他の3つのスケジューラはプログラム順の発行しか許しておらず、スケジューラ内の最も旧い命令が発行されない限り他の命令の発行はできない。このため、浮動小数点演算/SIMD命令で順不同での発行が可能なのは、別のスケジューラに割り当てられた命令同士の組み合わせのみである。ロード/ストア命令に関してはスケジューラが1つしか存在しないため、同種の命令同士で順不同の発行は不可能であるが、可能な限り命令発行をブロックしないために2つの工夫が導入されている。1つはキャッシュミスに対するノンブロッキングな設計で、キャッシュミスが起きても最大8命令までは後続命令をブロックすること無く命令発行が可能である。もう1つはRehab Queueと呼ばれるサブ命令キューの設置で、TLBミスやアドレス計算に必要なオペランドが到着していない等の理由で命令が発行できない場合に、このRehab Queueにスケジューラから命令を追い出すことができる。これらの工夫により、ロード/ストアパイプはインオーダ型のスケジューラ1つでも命令の"詰まり"による性能低下が起こりにくい設計になっている。 Silvermontは2つのコアと1 MBのL2キャッシュで1つのモジュールを構成しており、モジュール間はIntra-Die Interconnect (IDI) と呼ばれるポイント・ツー・ポイント型のインターコネクトで結ばれる。従来は低速なFSBがコア間通信やDRAMアクセスのボトルネックとなっていたが、新アーキテクチャではこれを廃している。サーバ向けには最大8コア、タブレット/ネットブック向けには最大4コア、スマートフォン向けには最大2コアの構成が予定されている。いずれの場合も1コアで1スレッドを実行し、従来のようにハイパースレッディング・テクノロジーには対応しない。対応する命令セットはSSE4.1、SSE4.2、AES-NIなどが新たに加わっているが、2011年より同社のCore系のプロセッサに搭載されているAVXには対応しない。 Intelは前世代の32 nmのSaltwellマイクロアーキテクチャと比較して、シングルスレッドではIPCが50 %程度改善し、同じ消費電力で性能は2倍になると主張している。また、マルチスレッドではSilvermontの4コアで2コア4スレッドの前世代と比較してピーク性能が2.8倍、同じ消費電力の場合は性能が2.5倍になると主張している。