これまでのCPU設計とは? わかりやすく解説

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これまでのCPU設計

出典: フリー百科事典『ウィキペディア(Wikipedia)』 (2020/04/17 05:17 UTC 版)

Explicit Data Graph Execution」の記事における「これまでのCPU設計」の解説

ほぼ全てのコンピュータプログラムは、データをある形態から別の形態へと変換する命令列から成り立っている。CPU目的は、データ変換可能な限り高速行って性能向上させることであり、CPUサポートする命令セット変換高速になるような意図設計されている。コンピュータ発展伴ってコンピュータ内部様々な要素相対的なコスト大きく変化し、それによって命令セットの設計大きな転換期何度訪れた1960年代にはメモリ相対的に高価であり、CPU設計者は貴重なメモリ資源有効に活用できるよう、内部命令とデータ密に詰め込んだ命令セット開発した。たとえば、 A と B を加算し、C に出力 という命令は A と B を主記憶インデックスレジスタなど様々な場所から取り出すために異な種類のものが提供されていた。異な命令提供されることで、プログラマは最もメモリ消費量抑えられる命令選択することができた。全ての命令任意のデータアクセス方法選択できるようにした命令セット(たとえばMotorola 68000)は「直交的」と呼ばれ設計模範とされた。こうした命令セット様々なアクセス方法提供するため複雑化し、今日ではCISC(複雑な命令セット備えたコンピュータ)と呼ばれている。 1970年代後半までにメモリ安価になったが、相対的に性能低くなり、CPUメモリの数倍の速度動作できるようになったその結果直交性によりCPUわずかなメモリ上のスペース節約できるものの、性能の向上には寄与せず、もはや直交性は重要ではなくなった。この時期にはRISC設計思想繁栄し直交的な命令はほとんどなくなってデータ操作する命令レジスタとのみやり取りするようになった命令減らしたことで命令デコーダ簡潔なものになり、CPUには大きな空きスペース生まれた。このスペースレジスタ大きく増やすために用いられた。データレジスタ内に保持することでアクセス高速になり、1990年代までRISC設計CPUCISC設計のものの性能上回った。この差は圧倒的なもので、その後x86などの現代的なCISC設計CPUは、実質的にRISCエンジンとなり、内部CISC 命令RISC 的な形式変換して動作するようになった1990年代にはチップ設計技術製造プロセス進歩し安価なプロセッサにすら実現可能な全ての機能盛り込むことができる段階達したさらなる性能向上のため、CPU設計内部的に並列性獲得するようになった。これは "スーパースケーラ" と呼ばれる。どんなプログラムでも、互いに関連のないデータ処理する命令があり、演算ユニット追加すれば、これらは同時に実行することができる。CPU追加され新たな要素スケジューラ」が、関連のないデータ探して演算ユニット投入し出力結果並べ替える外部には通常実行したかのように見える。 スーパースケーラ設計獲得できる並列性度合いは、スケジューラ命令同士依存関係調べることのできる数に依存する多数命令調べることができれば並列実行可能な命令を見つける可能性が高まるが、これにはスケジューラー自体複雑にする以外にない。膨大な労力費やされたが、これまでのRISC / CISC命令セットでは演算ユニットの数は3〜4で飽和している。 他には、特定の種類データ処理する命令を見つけて専用の処理ユニット追加することで、システムの性能向上させることができる。浮動小数点演算ユニットや、最近ではSIMDユニット追加はこうした方法である。この方法の問題CPU汎用的ではなくなることで、たとえば全て浮動小数点演算あるようプログラム実行すると、FPU全力動作し続けるが他のユニット遊んでしまう。 現代的なCPU設計で、より近年問題になっているのはレジスタとのやり取りに伴う遅延である。CPUダイサイズ過去数十年間概して変わっていないが、各機能ユニット様々な機能ユニット追加されにつれどんどん小さくなっている。すなわち、機能ユニットレジスタとの相対的な距離はどんどん長くなっている。かつてメインメモリとの通信による遅延抑えるために生まれたレジスタ避けるべき遅延となってきている。 かつてメモリ安価になり通信による遅延問題になったことがCISCからRISCへの急激な変化引き起こしたように、CPU設計者は、並列化による性能上の問題レジスタ遅延問題が、基本的に命令セット切り替えることになるかどうかについて検討している。 新しい命セット導入しようという試み一つItanium代表されるVery Long Instruction Word (VLIW) アーキテクチャである。VLIWスケジューラロジックCPUから移動し命令列を検査するのに十分な時間メモリ使用することが可能なコンパイラ実行する。この「静的配置静的発行」という実行モデル遅延全て事前に既知である場合にはうまく動作するが、実際にコンパイラ命令語を命令満たすことは困難な挑戦であることがわかってきた。たとえば、キャッシュデータがあれば5サイクルかかる命令も、なければ数百サイクルかかる可能性があるが、コンパイラには実行中にどのデータキャッシュ入っているかを知る術はない。こうした遅延は、コンパイルするプログラムとは何の関係もないシステム全体的な負荷その他の要素によって定まるのである

※この「これまでのCPU設計」の解説は、「Explicit Data Graph Execution」の解説の一部です。
「これまでのCPU設計」を含む「Explicit Data Graph Execution」の記事については、「Explicit Data Graph Execution」の概要を参照ください。

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