将来のトレンド

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将来のトレンド

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2022/06/25 15:05 UTC 版)

「ムーアの法則」の記事における「将来のトレンド」の解説

（以下の記述は執筆時点がだいぶ古いものも含まれている） 2006年第一四半期において、PCのプロセッサは90nmで製造されており、65nmのチップはIntel(Pentium DおよびIntel Core)からのみ出荷されていた。10年前では、チップは500nmで製造されていた。各企業は45nmや30nm、さらにそれ以下の細かさのチップを製造するために起こる複雑な課題を解決するため、ナノテクノロジーを用いて開発を行っている。これらのプロセステクノロジに因って、半導体産業が直面するムーアの法則の限界の到達が延伸することになるだろう（その後、2010年32nmでトランジスタ数約4億個、2015年には14nmを実現）。 2001年頃のコンピュータ業界のロードマップは、ムーアの法則はチップ数世代にわたって継続するであろう、と予測していた。そのロードマップでの計算によると、2011年にチップ上のトランジスタ数は2の100乗個にまで増加するだろう、と予測していた、というわけである。半導体産業のロードマップではマイクロプロセッサのトランジスタ数は3年で2倍になるとしているので、それに従うと10年で2の9乗個になる。 この法則に経済的合理性があるのは、トランジスタ1個あたりのコストが劇的に下がることである。例えばCore i5には13億個のトランジスタがあり、7万個のトランジスタで1ペニーである。 2006年初頭、IBMの研究者らは深紫外光 (DUV、193nm) のフォトリソグラフィで、29.9nm幅の回路をプリントするプロセステクノロジを開発したと発表した。当時IBMは、これによってチップ市場は今までのやり方でムーアの法則の予言をこの数年達成し続けることができるだろう、とした。 計算能力を向上させる方法は、単一の命令ストリームを1つの演算部で可能な限り早く処理するだけとは限らず、遅い動作クロックであっても複数の演算部で並列的に処理することでも計算能力を向上できる。一般に動作クロックの上昇は処理性能に寄与するが、発熱もまた増すために、ある程度まで高速化された演算部では処理性能の向上よりも発熱量の増加が上回り、高集積な回路であれば放熱問題に直面して、動作クロックの高速化は現実的でなくなる。 ムーアの法則を基にして、ヴァーナー・ヴィンジやブルース・スターリング、レイ・カーツワイルのような有識者が技術的特異点を部分的に推定している。しかしながら、2005年4月13日、ゴードン・ムーア自身が、「ムーアの法則は長くは続かないだろう。なぜなら、トランジスタが原子レベルにまで小さくなり限界に達するからである」とインタビューで述べている。もっとも、横に並べるならば原子の大きさによる限界があるであろう、というのはムーアでなくてもわかることであって、実際に縦方向に並べる研究がさかんに進められている。 （トランジスタの）サイズに関して、我々は基本的な障壁である原子のサイズに到達するであろう。しかし、その向こう側に行くにはまだ2, 3世代ある。そして、我々が見ることができるよりもさらに向こう側がある。我々が基本的な限界に到達するまでにはあと10〜20年ある。そのときまでには10億を超えるトランジスタを搭載するより巨大なチップを作ることができるだろう。(2005年の発言） ムーアの法則を今後も時間軸に沿って維持するには、裏に潜む様々な挑戦なしにはなしえない。集積回路における主要な挑戦のうちの一つは、ナノスケールのトランジスタを用いることで増加する特性のばらつきとリーク電流である。ばらつきとリーク電流の結果、予測可能な設計マージンはより厳しく、加えてスイッチングしていないにもかかわらず、かなりの電力を消費してしまう。リーク電力を削減するように適応的かつ統計的に設計すると、CMOSのサイズを縮小するのには非常に困難である。これらの話題は「Leakage in Nanometer CMOS Technologies」によく取り上げられている。サイズを縮小する際に生じる挑戦には以下のものがある。 トランジスタ内の寄生抵抗および容量の制御 電気配線の抵抗および容量の削減 ON/OFFの挙動を制御するためにゲートを終端できる適切なトランジスタ電気的特性の維持 線端の粗さによる影響の増加 ドーピングによる変動 システムレベルでの電力配送 電力配送における損失を効果的に制御する熱設計 システム全体における製造コストを常に引き下げるようなあらゆる挑戦