EUVL実証
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2022/08/07 07:00 UTC 版)
「極端紫外線リソグラフィ」の記事における「EUVL実証」の解説
ポール・シェーラー研究所の干渉リソグラフィは10nm以下の線間形状を実証するために使用された。この光源で試験されたレジスト性能は、投影装置のコントラスト制限のためEUV投影装置用に期待された性能を反映しなかった。 1996年、サンディア国立研究所、カリフォルニア大学バークレー校およびルーセント・テクノロジーの共同作業において、75nmから180nmまでのゲート長のnMOSトランジスターを生産した。ゲート長はEUVリソグラフィによって決定された。130nmゲート長におけるデバイスの飽和電流は~0.2 mA/uであった。100nmのゲートデバイスは、90mV/decadeの閾値下の振れ(subthreshold swing)と、250 mS/mmの飽和トランスコンダクタンスを示した。当時の最先端DUVリソグラフィでパターニングされた同じデザインルールでの商用のNMOSは、0.94mA/umの飽和電流と860mS/mmの飽和トランスコンダクタンスを示した。この事例での閾値下の振れは90mV/decade以下であった。 2008年2月に、ニューヨーク州立大学オールバニ校のCollege of Nanoscale Science and Engineering (CNSE)を拠点とした、IBMとAMDを含む共同作業では、45nmのノード・テスト・チップの最初の金属層中に90nmの溝をパターニングするためにEUVリソグラフィを使用した。デバイス性能についての個別の詳細は提示されなかった。しかしながら、リソグラフィの性能詳細はそれでもなお要望されるものの多くを示した。 CD uniformity: 6.6% Overlay: 17.9 nm x, 15.6 nm y, possibly correctable to 6.7 nm x, 5.9 nm y Power: 1 W at wafer (>200 W required for high volume), with a dose of 3.75 mJ/cm2 Defects: 1/sq. cm. 同じEUV露光は理論的に100nmより大きいマスク欠陥由来のプリント欠陥が30nm以下となることをもたらす一方で、AMDの45nmノードmetal-1デザインルールは90nmであったように、高い欠陥レベルは予想外ではないかもしれない。その自然解像限界を凌駕する光リソグラフィーはこの点に関して重要な利点を持つ。 おそらく、CNSEのEUV装置は既知の16%フレア問題を被った。フレア効果は上で述べられた二次電子効果から切り離すのは困難かもしれない。 2008年7月に、IMECは導入したEUVツールを使用して~60nmコンタクトをプリントした12~18mJ/cm2の線量が使用された。 2009年4月に、IMECは、コンタクトとmetal-1レイヤー(~45 nmデザイン・ルール)がEUVリソグラフィでプリントされた、22nmのSRAMセルを作り上げた。しかしながら、企業が22nmを使用開始する時点で、EUVが準備できないであろうことが認知された。さらに、形状端輪郭がEUV照明に特有の非対称性に関係した傾斜の非対称を示していると評価された。この実証は限定された数の~45 nm形状のみに着目されたが、上述でのインテルの100万の~30 nm形状にわたるショット雑音計算は製造に先立つ難問を示している。このデモンストレーションは単に限られた数の~45 nm特徴に注目しましたが、インテルの散弾雑音計算、の上に、何十億もの特徴については、~30 nmは、製造に先立つ難問を示している。 2009年末、ローレンス・バークレー国立研究所を加えたKLAテンコールとグローバルファウンドリーズは論文を公表し、EUVレジストにおけるEUV生成二次電子の確率的挙動を提示した。特に、32nmのハーフピッチトレンチは顕著な線端粗さ、線幅粗さ(line width roughness:LWR)および限界寸法(critical dimension:CD)変動を示した。それはまた~15nmレジスト不鮮明が初期の研究で観察されたことを説明している。
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