3次元実装パッケージでのTSV技術

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3次元実装パッケージでのTSV技術

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2017/05/26 03:19 UTC 版)

「Si貫通電極」の記事における「3次元実装パッケージでのTSV技術」の解説

SiPやMCM、MCPなどの3次元実装パッケージでは、複数のICチップを垂直に積み重ね1つのパッケージに収めることで電子基板上の「フットプリント」（占有面積）を小さくしている。 このような積み重ねを使う従来の3次元実装パッケージでは、多くの場合、重ねたチップの端に沿ってワイヤ・ボンディングにより互いの信号接続を確保する。この方法では、結線空間のためにパッケージをわずかながらも大きくしなければならず、また通常はダイ間に「インターポーザー」層を追加しなくてはならない。これに対し、TSVを使用した3次元実装パッケージでは、従来の結線に代わり、シリコン製のウェハー又はダイといったチップを厚み方向に貫くビアがウェハーやダイ相互の垂直方向の接続を担う。このように、TSVを採用すれば、結線空間のためにパッケージを広げたり、ダイ間にインターポーザーを設けたりする必要が無くなることから、従来の手法に比べ3次元実装パッケージの面積や厚みを縮小することができる。 TSV技術を採用すると、（それぞれのビアやウェハー又はダイの大きさにも関係するが）数μm-200μmピッチ程度の間隔で接続部を配列できるため数千本単位の接続が提供され、事実上、必要なものはすべて接続することができる。なお、従来のワイヤ・ボンディングでは接続本数は100-200本程度に限られていた。またTSV技術では接続距離がごく短くなるためにノイズを受けにくく寄生容量も抵抗も小さくて済む。結果、遅延や減衰、波形の劣化が少なく、増幅や静電破壊保護のための余分な回路も省略できることがある。これらの効果によって、実装されたパッケージ内の回路の高速動作、簡略化および低消費電力化が達成される。 このように、TSV技術を採用して3次元集積回路（3D IC）は複数のシリコンウエハーやダイを積み重ね、垂直に相互結線することで1つの集積回路を作れば、単体の電子部品として機能するようになる。3次元集積回路で大量の機能を小さな「フットプリント」（占有面積）の中に詰め込めるようになる。加えて、素子同士の重要な電気経路が劇的に短く出来るために、処理の高速化が導かれる。 別の産業上の側面でもTSV技術は有用である。従来、アナログやデジタルの回路を1つのシリコンチップ上に形成することは、技術的には可能であっても産業上のメリットが見出せないことが多かった。これは、工程の複雑化によってコストが増し歩留まりが低下するためである。TSV技術により積層を利用する接続は、こういったデジタルとアナログや、さらにはDRAMのようなメモリー回路やCPUのようなロジック回路、アナログ高周波回路と低周波で低消費電力の回路といった異種の回路を組み合わせることにも採用することができる。回路種別に合ったウエハープロセスによって同種の回路のみを効率良く製造し、検査を経た後の良品のダイを組み合わせ接続する実装が可能となれば、ウエハーレベルで混載して低い歩留まりとなる場合に比べ、完成後の電子部品は総合的には安価となりうる。たとえTSV技術のためにコストを掛けたとしても、それ以上に個別のダイが適するプロセスで高効率に生産されコストが低下するためである。