CyrixIII/C3シリーズの設計思想

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CyrixIII/C3シリーズの設計思想

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2022/07/05 08:43 UTC 版)

「VIA C3」の記事における「CyrixIII/C3シリーズの設計思想」の解説

CyrixIIIおよびC3は、競合製品よりも絶対的な性能やクロックでは劣るが、それよりもはるかに小さく、安価に製造でき、かつ省電力であることを特徴としている。このことによって組み込みシステム市場にアピールする製品となった。 メモリ性能は多くのベンチマークで性能を左右する要因であるので、VIAプロセッサは様々な機能強化の中でも、大きなL1キャッシュと大きなTLB、積極的なプリフェッチを実装している。これらの機能はVIA独自のものではないが、ダイサイズを抑えるためにメモリアクセスを最適化する機能を削減していない。 128kBあるL1キャッシュは常にCentaur/VIA設計の一つの特徴となっている。 クロック周波数は、一般的な言葉では1サイクル当たりに処理できる命令数が増加する以上のものとして捉えられている。アウト・オブ・オーダー実行のような複雑な機能の実装を選択していない。これは、複雑な論理を実装するためにクロック周波数の向上が難しく、また、余分なダイサイズ増加や消費電力の増加などのデメリットがあり、その割にいくつかの種類のアプリケーションではほとんどパフォーマンスは上がらないからである。後にIntelが開発したAtomも、同様の設計思想を踏襲している。 パイプラインは、x86命令の中でもよく使われるレジスタ - メモリ間、メモリ - レジスタ間の形式の命令は、1クロックで実行できるように調整されている。いくつかのよく使われる命令は、他のx86プロセッサと比較して少ないクロック数で実行する。 あまり使われないx86命令はマイクロコードで実装されるか他の命令でエミュレートされている。これによりダイサイズが節約でき、消費電力が抑えられている。実際に使われている主要なアプリケーションでの影響は最小限である。 これらの設計方針は元々のRISCの主張から派生したものである。つまり、より小さな命令セット、よりよい最適化がCPU全体の性能を速くすることにつながる。 C3/CyrixIIIは互換CPUであるにもかかわらず、Samuel2コア以降ではL1より少ないL2キャッシュ搭載という、Intel純正CPUには存在しなかったキャッシュ構成を取っている。しかしデータシートによればSamuel2以降でも「互換性のために (For compatibility,)」L2キャッシュ非搭載を示す L2 Hardware Disable ビットが常に立っており、結果的にBIOS側から判断されるキャッシュ構成はCovingtonコアのCeleronと似た状態になっている。実際に初期のコアは多くのBIOSでCeleron互換CPUとして認識され、ほとんどの場合はBIOS更新なしでも動作したという。しかしその後のコアではBIOSが対応していないと動作しないことも多くなり、対応マザーボードの情報不足が露呈。800MHz以降の頃からは基本的にVIAチップセットのみが動作対象とされていった。