Intel_iAPX_432

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Intel iAPX 432

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2024/09/14 00:03 UTC 版)

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Intel iAPX 432

生産時期	1981年から
生産者	インテル
CPU周波数	5 MHz から 8 MHz
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Intel iAPX 432はインテルが設計した32ビットマイクロプロセッサで、極めて複雑な設計のため、性能が非常に低く、商業的には失敗した。

概要

インテルにとって初めての32ビットマイクロプロセッサである。開発当時の集積回路技術の制約から、386よりも4年先行していたが、1つのCPUとして機能させるためには3つのチップセットを使用する構成にせざるを得なかった^[1]。このプロセッサは1981年に発表された。

iAPX 432は1980年代に向けた重要な設計として位置づけられており、当時のマイクロプロセッサとしては画期的なマルチタスクやメモリ管理機能をハードウェアでサポートしていた。インテルはこのデザインをマイクロメインフレームと宣伝し、x86アーキテクチャを置き換えることを目指していた。

当初、クロック周波数は最大10MHzを予定していたが、実際には4MHz、5MHz、7MHz、8MHzのクロック速度で完成した^[2]。

このプロセッサはデータ構造をハードウェアでサポートし、オペレーティングシステムの実装に必要なソースコードの量を削減することが可能だった。オブジェクト指向やガベージコレクションも直接ハードウェアでサポートし、チップのマイクロコードが複雑化していた。

しかし、iAPX 432の設計はあまりにも複雑で、インテルの技術者は効率的な実装ができず、シングルチップで実現する計画は頓挫し、結果的に3つのチップに分割された^[3]。この構造は取り回しが悪く、性能低下の原因となった。また、iAPX 432向けの初期Adaコンパイラが最適化されていなかったことも失敗の要因となった。1982年のベンチマークテストでは、同クロック周波数の80286の約4分の1の性能しか発揮できず、価格は80286よりも高額だった。このような性能と価格の問題により、インテルが計画していたx86からiAPX 432へのアーキテクチャ移行は達成されなかった。

iAPXという名称はintel Advanced Processor architectureの略称であり、Xはギリシャ文字のChi（カイ、Χ）を指している。

歴史

開発

1975年、432プロジェクトは8800として始動した。これは8008および8080に続くCPUとして命名されていた。設計は当初から完全な32ビットプロセッサを想定しており、1980年代にインテルが提供するプロセッサの基盤となる予定だった。このため、既存の単純なプロセッサと比べて圧倒的に複雑で強力なものになると期待されていた。しかし、当時の半導体プロセス技術では単一チップに収まらず、いくつかのチップに分割して実装する必要があった。

設計の中核は、二つのチップから成るゼネラルデータプロセッサ (GDP) であり、これがメインプロセッサとして機能する。GDPは命令のフェッチとデコードを担当するチップ (43201) と、命令の実行を行うチップ (43202) に分かれていた。多くのシステムでは、これに43203インタフェースプロセッサ (IP) が加わり、入出力のチャネル・コントローラとして動作した。

この設計は当時最大規模の集積回路設計だった。2チップ構成のGDPは合計約97,000個のトランジスタを集積し、1チップ構成のIPは約49,000個のトランジスタを持っていた。比較として、1979年に登場したモトローラのMC68000は約40,000個のトランジスタを集積していた。

1983年、インテルはさらに2種類のチップをリリースした。43204 バスインタフェースユニット (BIU) と43205 メモリコントロールユニット (MCU) である。これらのチップを用いることで、最大63ノードまでのマルチプロセッサシステムをほとんど追加の回路なしで構成できた。

プロジェクトの失敗

いくつかの設計上の特徴が足かせとなり、iAPX 432の性能は大幅に低下することとなった。GDPを二つのチップで実装したため、マザーボードの電気配線の速度制約が生じたが、これは主要な性能低下の原因ではなかった。より深刻だったのはキャッシュとレジスタの不足であり、命令セットも悪影響を与えた。命令が任意の長さで整列されておらず、一般的なワード境界に揃えられた固定長命令と比較するとデコードが複雑で遅くなってしまった。さらに、BIUはフォールトトレラントシステムを想定して設計されていたため、バスのオーバーヘッドが大きく、全体の約40%の時間がウェイト状態となった。

その後の研究では、最大の問題はAdaコンパイラにあると指摘されている。コンパイラは低コストで単純な命令を使わず、高コストで高機能な命令を多用していた。例えば、iAPX 432は非常に時間のかかるモジュール間プロシージャコール命令を持っていた^[4]が、コンパイラはすべてのサブルーチンコールにそれを使用し、より高速な分岐とリンク命令を使わなかった。また、enter_environment命令はメモリプロテクションを設定するものであったが、コンパイラはプログラム内の変数に対してもこの命令を生成し、実際には多くの場合、環境の設定が不要だった。このほか、プロシージャコール時に引数をポインタではなく値で渡すため、多くの場合メモリコピーが大量に発生した。

影響と類似の設計

432の失敗により、多くのマイクロプロセッサ設計者は、チップ上でオブジェクトをサポートしたことが設計を複雑にし、性能を低下させたと考えた。432はしばしばRISCの対極にある例として取り上げられる。しかし、前述のように性能低下の要因はオブジェクト指向サポートそのものではなく、実装が不十分であればどのような設計でも同じ問題が生じることを示している。iAPX 432以降、同様の設計は試みられていないが、INMOS社のトランスピュータは似た機能をチップ上でサポートし、非常に高速に動作した。

インテルはこのプロジェクトで多大な時間と資金を費やし、ブランドイメージの低下も招いた。しかし、プロジェクトの失敗後も、これを挽回しようとするチームがいた。新しいアーキテクト、グレンフォード・メイヤーズが指揮を執り、インテルとシーメンスの共同開発プロジェクト (BiiN) に向けた全く新しいアーキテクチャのプロセッサが設計された。それがi960シリーズである。i960の一部モデルは、組み込みシステム向けプロセッサとして高い人気を誇ったが、ハイエンドの960MCとタグ付きメモリの960MXは主に軍用にのみ使用され、432よりも少ない出荷数にとどまった。

アーキテクチャ

オブジェクト指向

iAPX 432はハードウェアとマイクロコードでオブジェクト指向プログラミングをサポートしている。システムはセグメント方式のメモリを採用し最大2²⁴個の64Kバイトセグメントを扱うため、仮想空間の合計サイズは2⁴⁰バイトである。物理アドレス空間は2²⁴バイト（16Mバイト）である。

プログラムはデータや命令をアドレスで参照することができない。その代わりにセグメントとセグメント内オフセットで指定する。セグメントはアクセスデスクリプタ (AD) で参照される。ADにはシステムオブジェクトテーブルへのインデックスとそのセグメントへのアクセス権が格納されている。セグメントにはアクセスデスクリプタを格納するアクセスセグメントとデータを格納するデータセグメントがある。ハードウェアとマイクロコードはこれらを厳密に区別するので、ソフトウェアはデータをアクセスデスクリプタ扱いしたり、その逆をしたりできない。

システム定義オブジェクトはひとつのアクセスセグメントだけか、ひとつのアクセスセグメントとひとつのデータセグメントから成る。システム定義セグメントはシステム定義データのデータあるいはADを決まったオフセットに格納しているが、OSやユーザソフトウェアはそれを拡張してデータを追加することができる。各システムオブジェクトはマイクロコードがチェックするタイプフィールドを持っていて、たとえばCarrierオブジェクトが必要なところでPortオブジェクトを使うことはできない。ユーザプログラムは新たなオブジェクト型を定義することができ、それについてもタイプ制御オブジェクト (TCO) を使うことでハードウェアによるタイプチェックの恩恵を受けることができる。

iAPX 432のリリース1ではシステム定義オブジェクトは、ひとつのアクセスセグメントと（必要ならば）ひとつのデータセグメントを持っていて、そのデータセグメントはアクセスセグメント内の固定のオフセットにあるADで示されていた。

リリース3では、性能を向上させるためアクセスセグメントとデータセグメントはひとつのセグメントにまとめられて最大128Kバイトになり、その中をふたつに分けて使われた。これによりオブジェクトテーブルの参照が劇的に減った。また、仮想空間の最大サイズが2倍になった。

ガベージコレクション

432上で動作するソフトウェアは、不要となったオブジェクトを明示的に解放する必要がなく、実際解放のための手段も提供されていない。その代わりにエドガー・ダイクストラの並列マーク・アンド・スイープ式ガベージコレクションアルゴリズム^[5]のマーク部分をマイクロコードで実装している。システムオブジェクトテーブルの各エントリにはマーク用フラグが用意されていて、スイープ側が使用する情報を提供できる。

iMAX-432 というOSにはスイープ側がソフトウェアで実装されていた。

マルチタスクとプロセス間通信

iAPX 432のマイクロコードはマルチタスク機能を実装していて、メモリ上のオブジェクトがプロセッサ、プロセス、通信ポート、ディスパッチポートを表現するようになっていた。各プロセッサはディスパッチポートと対応しており、アイドル状態になってプロセスをディスパッチする必要が出てくると、そのディスパッチポートにアクセスする。プロセスがブロックしたり割り当てられた実行時間を使い切るとプロセッサはそのプロセスを自身のディスパッチポートのキューにつなぎ、別の実行可能なプロセスをそのディスパッチポートから取り出す。

プロセス間通信は通信ポートでサポートされる。通信ポートは基本的にはFIFOであり、プロセスはそこにメッセージをキューイングしたり、メッセージの到着を待ったりする。プログラムは送信、受信、条件付送信、条件付受信、代理送信、代理受信といった命令を使い、通信ポートを介して他のプロセスとメッセージを送受信する。通信ポートにメッセージがない場合、通常の受信命令はプロセスをブロックし、メッセージが到着するのを待たせる。同様に通常の送信命令は、通信ポートがメッセージでいっぱいの場合にプロセスをブロックする。条件付送信と条件付受信はブロックせず、送受信が成功したかどうかを示すブーリアン型の値を返す。代理受信と代理送信はCarrierオブジェクトを提供し、それがプロセスの代わりにブロックする。

iAPX 432アーキテクチャのエレガントな点は、ディスパッチポートが実際には単なる通信ポートであって、メッセージとしてプロセスオブジェクトを使っている点である。そのためプロセスのディスパッチとプロセス間通信は処理を共通化でき、それを実現する実装を単純化できる。

マルチプロセッサ対応

iAPX 432はハードウェアでマルチプロセッサをサポートしており、最大64個のプロセッサを扱える(GDPとIPを合わせて64個)。通常、GDPは共通のディスパッチポートを使って負荷分散を図るが、ディスパッチポートを複数用意することでシステムをソフト的に分割することもできる。適切に設計されたハードウェアを使えば、システム動作中でもプロセッサをシステムから取り除いたり追加したりできる。

フォールトトレラント性

当初からiAPX 432はフォールトトレラント性をサポートしている。すべての432チップは二重化することができ、一方をマスターとして正常に動作させ、もう一方をチェッカーとして同時に同じ処理を行って結果をマスターと比較してチェックすることができる、これをFunctional Redundancy Checking (FRC) と言う 。

FRCにより障害を検出できるが、完全なフォールトトレラントにはリカバリ機構が必要である。FRCモジュールをさらに二重に持たせることで自動的な障害リカバリ機能をサポートしている。これをQuad Modular Redundancy (QMR) と言う。QMR構成では、一方のFRCモジュールがプライマリと呼ばれ、もう一方がシャドウと呼ばれる。二つのモジュールは同期して処理を行うが、その役割は定期的に入れ替えて潜在的な障害を発見するように努める。シャドウモジュールはバスをドライブしない。障害がどちらかのFRCモジュールで発見されると、そのモジュールは停止させられて、その間はもう一方のモジュールが処理を続行する。ソフトウェアに障害が通知され、処理を続行するか、スペアのモジュールを使用するか、障害の起きたモジュールを切り離すかを選択できる。

入出力

43203インタフェースプロセッサ (IP) を使って、より一般的なマイクロプロセッサをiAPX 432システムにアタッチドプロセッサ (AP) として接続することができる。APはインテリジェントな入出力コントローラとして動作する。IPはメモリマップドウィンドウを通してAPがメモリ上のiAPX 432のオブジェクトにアクセスできるようにする。ただし、アクセス権はこのときも有効に働く。

IPは5個のメモリウィンドウを提供する。4つは入出力のためにオブジェクトをマップするのに使われ、5番目はAPからの要求（たとえば他のウィンドウのマップを変えるなど）を伝えるための制御ウィンドウとして使う。

IPは特別な物理モードも用意していて、APが全メモリ空間に自由にアクセスすることもできる。物理モードはシステム立ち上げ時とデバッガ用に用意されたものである。

脚注・出典

1. ^ 一般に遅延や消費電力の問題から、プロセッサは可能な限り1つのチップに統合することが望ましい。
2. ^ Intel iAPX-432 Micromainframe
3. ^ 川村 清『プログラミング言語の世界』共同印刷株式会社、1985年10月24日、36-37頁。ISBN 4-87966-063-9。 
4. ^ A.Patterson,L.Hennessy 1990, p. 125.
5. ^ On-the-fly garbage collection: an exercise in cooperation by Edsger W. Dijkstra and Leslie Lamport and A.J.Martin and C.S.Scholten and E.F.M.Steffens

参考文献

出典は列挙するだけでなく、脚注などを用いてどの記述の情報源であるかを明記してください。 記事の信頼性向上にご協力をお願いいたします。（2023年12月）

• Levy, Henry M., Capability-Based Computer Systems, 1984, Digital Press. Chapter 9 [1]
• Myers, Glenford J, Advances in Computer Architecture 2nd edition, (1982), J Wiley, ISBN 0-471-07878-6. Section VI An Object-Oriented Microprocessor (pp 335–417)
• A.Patterson, David; L.Hennessy, John (1990). Computer Archtecture A Quantitative Approach. Morgan Kaufmann Publishers. ISBN 1-55860-069-8 

外部リンク

• Microprocessors: 1976 to 1981 Computer History Museum
• Intel iAPX432 Micromainframe
  • Intel iAPX 432 (Computer Science project paper) – By David King, Liang Zhou, Jon Bryson, David Dickson

表 話 編 歴 インテルのマイクロプロセッサ
生産終了	x86以前（4ビット） 4004 4040 x86以前（8ビット） 8008 8080 8085 x86（x86-16、16ビット） 8086 8088 80186 80188 80286 IA-32（x86-32、32ビット） 80386 80486 * DX2 DX4 Pentium (1993-2009) Pro II III 4 4-M M Core Celeron M Celeron D A100 Atom EP80579 Quark x64（x86-64、64ビット） Pentium 4 D EE Dual-Core Celeron D Core 2 Celeron (2010-2022) Pentium (2010-2022) Core M IA-64（64ビット） Itanium その他 iAPX 432 — RISC: i860 i960 StrongARM XScale
現行	x64（x86-64、64ビット） Atom C P Intel Processor 無印 T U N Core (2008-2023) i3 i5 i7 i9 X Core Ultra 5 7 9 Core (2024-) 3 5 7 Xeon Phi
その他	CPUソケット チップセット PCH HD Graphics Xe GMA ICH チック・タック Larrabee
マイクロ アーキテクチャ	P5   P5ベースのコア 0.90 μm P5 0.60 μm P54C 0.35 μm P54CS P55C 0.25 μm Tillamook P6   P6ベースのコア 0.50 μm P6 0.35 μm P6 Klamath 0.25 μm Mendocino Dixon Tonga Covington Deschutes Katmai Drake Tanner 180 nm Coppermine Cascades 130 nm Tualatin Banias 90 nm Dothan Stealey 65 nm Yonah Sossaman NetBurst   NetBurstベースのコア 180 nm Willamette Foster 130 nm Northwood Gallatin Prestonia 90 nm Tejas/Jayhawk Prescott Smithfield Nocona Irwindale Cranford Potomac Paxville 65 nm Cedar Mill Presler Dempsey Tulsa Core   Coreベースのコア 65 nm Merom-L Merom Conroe-L Allendale Conroe Kentsfield Woodcrest Clovertown Tigerton 45 nm Penryn Penryn-QC Wolfdale Yorkfield Wolfdale-DP Harpertown Dunnington Atom   Atomのマイクロアーキテクチャ 参考 モバイル・マイクロアーキテクチャ 45 nm Bonnel 32 nm Saltwell 22 nm Silvermont 14 nm Airmont Goldmont Goldmont Plus 10 nm Tremont Intel 7 Gracemont Nehalem   Nehalemベースのコア 45 nm Nehalem (Clarksfield Lynnfield Jasper Forest Bloomfield Gainestown Beckton) 32 nm Westmere (Arrandale Clarkdale Gulftown) Sandy Bridge   Sandy Bridgeベースのコア 32 nm Sandy Bridge 22 nm Ivy Bridge Haswell   Haswellベースのコア 22 nm Haswell/Haswell Refresh 14 nm Broadwell Skylake   Skylakeベースのコア 14 nm Skylake Kaby Lake Coffee Lake Amber Lake Whiskey Lake Cascade Lake Comet Lake Cooper Lake 10 nm Cannon Lake Cypress Cove   Cypress Coveベースのコア 14 nm Rocket Lake Sunny Cove   Sunny Coveベースのコア 10 nm Ice Lake Willow Cove   Willow Coveベースのコア 10 nm Tiger Lake Golden Cove (+Gracemont)   Golden Coveベースのコア Intel 7 Alder Lake Sapphire Rapids Raptor Cove (+Gracemont)   Raptor Coveベースのコア Intel 7 Raptor Lake Emerald Rapids Redwood Cove (+Crestmont)   Redwood Coveベースのコア Intel 4 Meteor Lake Intel 3 Granite Rapids Sierra Forest Lion Cove (+Skymont)   Lion Coveベースのコア Intel 20A Arrow Lake TSMC N3B Lunar Lake
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Intel iAPX 432

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「インテル」の記事における「Intel iAPX 432」の解説

1981年発表の、インテル初の32ビットプロセッサである。メインプロセッサは2チップ構成。それまでの8080系CPUの限界に対して過去のしがらみを捨て、数々の先進的なマルチタスク機能とメモリ管理機能をハードウェアでサポートし、フォールトトレラント機能の搭載、マルチプロセッサ対応など、非常に高度で先進的で複雑なデザインだった。インテルはこのデザインをマイクロメインフレームと称した。しかし、コンパイラをはじめとするソフトウェアの完成度が低いなどの技術的理由で本来の性能を生かすことが出来ず、米軍のAdaコンピュータ以外にはほとんど普及しないままCPU市場から消え去った。この経験もあって8080系統の連綿と続くCPUの命令体系は、拡張に次ぐ拡張で階上階を重ねていくことで、最適化コンパイラなどのソフトウェアの継承を容易にした。

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「Intel iAPX 432」の例文・使い方・用例・文例

• イタリア人の1484年から1492年までの教皇で、縁故主義として知られ、サボナローラにその俗心を非難された（1432年−1492年）
• 古代ギリシアの彫刻家（紀元前500年−432年頃）
• ルービックキューブの起こり得る配置は4325京(けい)を超える。