プロセス改良（リーク対策）
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2021/07/18 10:17 UTC 版)
「半導体の低消費電力技術」の記事における「プロセス改良（リーク対策）」の解説
半導体の微細化によって生じるリーク電流の根本的な解決策は、プロセス技術の改良によってリーク電流を小さくすることである。リーク電流を分析すると、オフ時にチャネルを流れてしまう「サブスレッショルド・リーク」、ソースとドレインから基板に漏れる「ジャンクション・リーク」、ゲートから漏れ出す「ゲート絶縁膜リーク」の3つに分かれる。 微細化が半導体上の回路に及ぼす影響としては、接近した配線同士が形成するコンデンサの容量が大きくなるため両者の間に大きな電流が流れる現象と、もう一つ、微細化によって薄くなった絶縁膜をトンネル効果によって電流が通り抜けてしまう現象がある。前者は配線部分で問題となり、配線部分より極端に薄いゲート絶縁膜の部分では後者が問題となる。両者は全く逆の対応が必要であり、前者の場合は薄くても誘電率の低い（low-k）材料や空隙を利用することが解決策になるのに対し、後者は薄くせずに大きな誘電率を確保できる材料、すなわち誘電率の高い（High-k）材料を利用する必要がある。プロセスでの改良研究はいかに誘電率の低い、あるいは高い絶縁膜を作るかに絞られている。 シリコン・オン・インシュレータ SOIでは、シリコン結晶中に酸化シリコンの絶縁膜を形成することで、リーク電流を絶縁する。 ポーラスlow-k絶縁材料 絶縁材料の中に空洞を持たせることで誘電率を下げる。 エアギャップ 層間絶縁膜の代わりに配線層を真空層の隙間に作る。 high-kゲート絶縁膜 酸化ケイ素より誘電率の大きい物質をゲート絶縁膜に利用することで、ゲート絶縁膜の厚さを維持したまま大きな誘電率を確保する。
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プロセス改良（リーク対策以外）
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「半導体の低消費電力技術」の記事における「プロセス改良（リーク対策以外）」の解説
3Dチップ シリコン上にCPUセルやメモリーセルを3次元的に積層配置する。 eDRAM 詳細は「eDRAM」を参照 CPUセルと同じシリコン上にDRAMセルを作りこむ。現在のSRAMに比べて待機電力で1/5、スペースで1/3になる。 マルチゲート素子 詳細は「マルチゲート素子」を参照 1つのトランジスタ、1つのチャンネルに複数のゲートを持つことで「サブスレッショルド・リーク電流」（オフステート・リーク電流）を極限化し「オンステート電流」の働きも向上させる。
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