ASICの設計方法
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2022/01/04 14:32 UTC 版)
デジタル回路設計では、論理回路図を描いて設計していたが、Verilog HDL 又は、VHDLと呼ばれるハードウェア記述言語の登場によって、入出力条件を中心にソフトウェア・プログラミングのように文字的な記述を行なう事で、最終的に内部回路図まで設計することが主流となった。これらの言語は、回路情報を論理の連なりとして扱い、LSI開発効率を向上するために開発された言語である。旧来のASIC開発では、AND、OR、NOT、FF等の論理回路記号を回路図ベースで組み合わせて設計していた。(スケマティック/ゲートレベル)しかし、現在の Verilog HDL によるRTL記述では、組み合わせ回路の論理と順序回路のタイミング条件を記述するだけでよく、ゲートレベルに比べ抽象度の高い記述が可能になって設計の開発効率が向上した。RTL記述の回路はそのままでは実際のLSIの回路に適用できないため、ゲートレベルに変換する論理合成プログラム(例：シノプシス社製 DesignCompiler 等)を使用する。詳細はEDAを参照。 FPGAとASICは同一の論理記述言語を使う。そのため、プロトタイピングや試験量産段階ではFPGAを使い、可能な限りNREコストを抑え、ASICが得意とする大量生産に適した時点でFPGAからASICへの切り替えを行う手法が提案されている。この為、ピンアサインがFPGAとASICで共通化された下地や、組み込みブロックの共有化等も進められている。しかし、依然として顧客の手に届いた後で設計変更を行うリワークには対応できないのでFPGAをASICに完全に置き換える事はできない（これは特に、デジタル放送用大型テレビに顕著である）。今日、製品サイクルの短縮から生産予測は困難さを増している為、このハイブリッドソリューションはASICに対する転機として現在、市場を広げている。
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