論理合成とは何？わかりやすく解説 Weblio辞書

論理合成

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2014/03/16 22:53 UTC 版)

論理合成（ろんりごうせい、英: Logic synthesis）は、抽象的な回路の動作に関する記述（レジスタ転送レベルなど）から論理回路の実装設計を行う工程である。一般にVHDLやVerilogなどのハードウェア記述言語が使われる。ツールによっては、PAL や FPGA といったプログラマブルロジックデバイス向けの bitstream を生成する。また、ASIC向けの生成を行うツールもある。論理合成はEDAの一部である。

「論理合成」の続きの解説一覧

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2022/01/03 09:39 UTC 版)

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出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2021/10/12 07:43 UTC 版)

「SystemVerilog」の記事における「論理合成」の解説

Verilog HDL同様、どの機能が合成可能で、どの機能が不可能かは実装次第であり言語マターではない。例えば Altera の Quartus II 11.0 では、共用体はできないが、構造体は論理合成可能である。

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