出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2021/10/12 07:43 UTC 版)
「SystemVerilog」の記事における「検証機能」の解説
以下の検証機能は論理合成不可能であることが多いと思われる。目的としては、シミュレーター用に拡張可能で柔軟なテストベンチの生成を支援するためのものである。
※この「検証機能」の解説は、「SystemVerilog」の解説の一部です。
「検証機能」を含む「SystemVerilog」の記事については、「SystemVerilog」の概要を参照ください。
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