SystemVerilog
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2023/03/16 20:31 UTC 版)
SystemVerilog は、ハードウェア記述言語のVerilog HDLを拡張した言語で、主に検証に関する機能が拡張・統合されている。2002年にAccelleraに対して Superlog 言語を寄付したことで生まれた[1]。検証機能の部分はシノプシスが提供した OpenVera に基づいている。2005年、SystemVerilog は IEEE Standard 1800-2005 として標準化された[2]。
- ^ Rich, D. “The evolution of SystemVerilog” IEEE Design and Test of Computers, July/August 2003
- ^ IEEE approves SystemVerilog, revision of Verilog
- ^ Quartus II Support for SystemVerilog
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「SystemVerilog」の続きの解説一覧
- 1 SystemVerilogとは
- 2 SystemVerilogの概要
- 3 外部リンク
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