手続き的ブロック
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2021/10/12 07:43 UTC 版)
「SystemVerilog」の記事における「手続き的ブロック」の解説
Verilog の always ブロックに加え、SystemVerilog では設計構造をより意識した手続きブロックを新たに提供している。これによってEDAツールはどういう動作が求められているのかを正確に把握できるようになる。 always_comb ブロックは組合せ論理を生成する。シミュレータはブロック内の文からセンシティビティ・リストを推定する: always_comb begin tmp = b * b - 4 * a * c; no_root = (tmp < 0);end always_ff ブロックは順序論理（FF回路）を推定する: always_ff @(posedge clk) count <= count + 1; always_latch ブロックはラッチを推定する。この場合もセンシティビティ・リストはコードから推定できる: always_latch if (en) q <= d;
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