SystemVerilogとは?

SystemVerilog

出典: フリー百科事典『ウィキペディア(Wikipedia)』 (2018/03/01 06:30 UTC 版)

SystemVerilog は、ハードウェア記述言語Verilog HDLを拡張した言語で、主に検証に関する機能が拡張・統合されている。2002年にAccelleraに対して Superlog 言語を寄付したことで生まれた[1]。検証機能の部分はシノプシスが提供した OpenVera に基づいている。2005年、SystemVerilog は IEEE Standard 1800-2005 として標準化し[2]、2009年に IEEE 1800-2009 として改定した[3]


  1. ^ Rich, D. “The evolution of SystemVerilog” IEEE Design and Test of Computers, July/August 2003
  2. ^ IEEE approves SystemVerilog, revision of Verilog
  3. ^ SystemVerilogの新版が確定,Verilog-HDLとの統合が完了
  4. ^ Quartus II Support for SystemVerilog


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