表明とは? わかりやすく解説

ひょう‐めい〔ヘウ‐〕【表明】

読み方:ひょうめい

[名](スル)自分の考え決意などを、はっきりあらわし示すこと。「引退を—する」


表明 (プログラミング)

(表明 から転送)

出典: フリー百科事典『ウィキペディア(Wikipedia)』 (2023/02/07 08:17 UTC 版)

表明(ひょうめい、: assertion)とは、プログラミングにおける概念のひとつであり、そのプログラムの前提条件を示すのに使われる。アサーションとも呼ばれる。表明は、プログラムのその箇所で必ず真であるべき式の形式をとる。多くの言語ではそのような前提条件のチェックに表明を使用するが、設計上の判断を文書化するのに使う場合もある。表明が偽となった場合、プログラムにバグが潜在していることを示している。これを「表明違反; assertion failure」と呼ぶ。表明を言語構文や標準ライブラリとしてサポートするプログラミング言語も存在する。




「表明 (プログラミング)」の続きの解説一覧

表明

出典: フリー百科事典『ウィキペディア(Wikipedia)』 (2022/05/02 04:43 UTC 版)

Node.js」の記事における「表明」の解説

Node.jsコアモジュール assertにより表明(assertion)に対応している。表明違反時にはassert.AssertionErrorインスタンススローされる。 const assert = require('assert').strict;assert.deepEqual(1, 2);// Thrown:// AssertionError [ERR_ASSERTION]: Expected values to be strictly deep-equal:// // 1 !== 2

※この「表明」の解説は、「Node.js」の解説の一部です。
「表明」を含む「Node.js」の記事については、「Node.js」の概要を参照ください。


表明

出典: フリー百科事典『ウィキペディア(Wikipedia)』 (2021/10/12 07:43 UTC 版)

SystemVerilog」の記事における「表明」の解説

SystemVerilog は表明記述言語内包しており、Property Specification Language似ている。表明は、各時点での設計上の特性照合するのに使う。 SystemVerilog の表明は sequenceシーケンス)と property属性)から構成される属性シーケンスの上概念であり、シーケンス属性としても扱うことが可能である。ただし、それが必ずしも有益というわけではない。 シーケンスには、時相演算子使ったブーリアンの式を指定する。最も単純な時相演算子 ## は連結意味する: sequence S1;@(posedge clk)req ##1 gnt;endsequence このシーケンスでは、gnt 信号が req 信号High となった1クロック後に High となることを表明している。このようにシーケンス型の表明は常にクロック同期している。 これ以外にも様々な時相演算子がある。これらを使うとコンポーネント間の設計上の複雑な関係を表現することができる。 1つの表明は、あるシーケンス属性の状態を連続的に監視し、表明に記述したことに反す動作をするとエラーとなる。上記シーケンスは req が Low であった場合失敗するgnt続いて req が High になるということ正確に表現するには属性表明が必要となる: property req_gnt;@(posedge clk)req |=> gnt;endpropertyassert_req_gnt: assert property (req_gnt) else $error("req not followed by gnt."); この例では含意演算子 |=> を使っている。含意左辺antecedent先行事項)と呼ばれ右辺は consequent(結果事項)と呼ぶ。含意評価は、まず先行事項繰り返し評価することから開始する先行事項成功すると、結果事項評価する。表明全体として成功するかどうか結果事項評価結果依存する。この例では結果事項は req が High になるまで評価せず、gntその1クロック後にHighならない場合にこの属性表明に失敗する。 表明のほかに、SystemVerilog属性の「仮定; assumptions」と「カバレッジ; coverage」に対応している仮定とは、形式論理証明ツールで必ず真となる条件記述するのである。表明は真であることが証明されなければならない属性指定するシミュレーションでは、表明と仮定並行して検査する属性カバレッジは、表明が正確に設計監視しているかどうか検証するためのものである

※この「表明」の解説は、「SystemVerilog」の解説の一部です。
「表明」を含む「SystemVerilog」の記事については、「SystemVerilog」の概要を参照ください。

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表明

出典:『Wiktionary』 (2021/08/13 01:29 UTC 版)

名詞

ひょうめい

  1. 態度決意を人の前に明確に示すこと。

発音(?)

ひょ↗ーめー

翻訳

関連語

動詞

活用

翻訳


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