SystemVerilog IEEE 1800-2005とは?

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SystemVerilog IEEE 1800-2005

SystemVerilog IEEE 1800-2005とは、米国電気電子学会IEEE)が2005年11月9日発表した、新しハードウェア記述言語規格の名称である。

SystemVerilogIEEE 1800は、チップ設計に使われるVerilog拡張した言語にあたる。IEEE標準化委員会開発されたSystemVerilogIEEE 1800は、ハードウエア設計仕様検証に使われるもので、より複雑になっている電子システム半導体設計に対応することができる。

また、IEEEによればSystemVerilog規格は、ハードウエア設計仕様シミュレーション、さらに評価における生産性向上させることができる、と言う。SystemVerilog IEEE 1800-2005は、EDAElectronic Design Automation規格に関する標準化団体Accelleraが策定したハードウェア設計検証言語(HDVL)の「SystemVerilog 3.1a」をベースとしており、高度な設計モデリングテストベンチ作成アサーションとベンチテスト言語を使った検証メソッドを提供し、C言語C++といった他言語との連携強化している。

なお、SystemVerilog IEEE Std 1800-2005とVerilog IEEE Std 1364-2005は、IEEE storeから購入することができる。


参照リンク
SystemVerilog IEEE 1800-2005を策定したIEEE
IEEE store -SystemVerilog IEEE 1800-2005を購入できる
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