同期回路の等価性とは? わかりやすく解説

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同期回路の等価性

出典: フリー百科事典『ウィキペディア(Wikipedia)』 (2014/03/16 22:54 UTC 版)

形式等価判定」の記事における「同期回路の等価性」の解説

レジスタ転送レベルRTL)でのデジタルチップの振る舞い通常VerilogVHDLといったハードウェア記述言語記述される。この記述によりクロックサイクル毎にどの部分がどう動作するかが詳細に記され重要な参照モデル作られるレジスタ転送記述設計者シミュレーションなどで検証した後、その設計論理合成ツール入力してネットリスト生成する等価性機能正当性とは異な概念である。後者機能検証によって検証されなければならないネットリストその後最適化Design For Test(DFT)構造追加などの変換が行われ、物理レイアウト置かれる論理要素基盤として使われる最近物理設計ソフトウェアネットリストにも大幅な変更加えことがあるこのような複雑な段階の処理を経たとしても、当初設計上の振る舞い保持されなければならない最終的なテープアウトからチップ作られたとき、各種EDAプログラムや手による編集ネットリスト変更されているだろう。 理論上論理合成ツール最初ネットリストRTLソースコード論理的に等価であることを保証している。その後工程でのネットリスト更新関わるプログラムも、理論上は、それらの更新論理的に等価であることを保証している。 実際にプログラムにはバグがあり、RTLから最終テープアウトまでの工程何の問題発生していないと考えるのは危険である。また、設計者が自らの手ネットリスト修正加えることも珍しいことではない。これをEngineering Change OrderECO)と呼ぶが、これも主たるエラー発生要因となる。 従来ら行われている等価判定は再シミュレーションである。最終ネットリスト使いRTL正当性検証用に作成されテストケース用いる。この工程をゲートレベルの論理シミュレーションと呼ぶ。しかし、この方法の問題点判定品質テストケース品質左右される点である。また、ゲートレベルのシミュレーションは非常に時間がかかり、集積回路大規模化にあたって重大な問題となっている。 別の方法は、RTLコードネットリストあらゆる面で等価であることを形式的に証明するのである。これを形式等価判定呼び形式的検証研究課題1つとして研究進められている。 形式等価判定任意の2つ設計表現の間で行うことができる(RTLネットリストネットリストネットリストRTLRTLなど)。形式等価判定ツールは、2つ設計表現差異発見すると、一般に非常に正確に問題箇所指摘することができる。

※この「同期回路の等価性」の解説は、「形式等価判定」の解説の一部です。
「同期回路の等価性」を含む「形式等価判定」の記事については、「形式等価判定」の概要を参照ください。

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