データ格納構造とは? わかりやすく解説

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データ格納構造

出典: フリー百科事典『ウィキペディア(Wikipedia)』 (2020/11/05 14:09 UTC 版)

キャッシュメモリ」の記事における「データ格納構造」の解説

キャッシュメモリデータライン(ブロック)と呼ぶある程度まとまった単位管理する(例えIntel Pentium4の8kByte L1キャッシュはラインサイズ64Byte)が、データアクセス要求があった時にそのデータキャッシュ存在しているか、あるならどのラインかなどを瞬時(多く場合1サイクルスループット)に検索する必要がある。そのためデータ格納アドレス一部具体的にライン単位アドレス下位ビット(エントリアドレス)によりある程度格納位置限定することで検索速度高める。各ラインにはライン単位アドレスの上ビット、即ちフレームアドレスを格納しておき、キャッシュ検索時には検索アドレスのフレームアドレス部と、キャッシュ内に格納されている検索エントリアドレス位置(エントリアドレス部をデコードライン1つ選択される)に対応したフレームアドレスとを比較することでキャッシュヒット検出する。このフレームアドレス格納バッファが(図中)タグである。複数セットタグ持てば同じエントリアドレスでも複数データ格納を行うことが可能となる。このタグセット数(ウエイ)を連想度と呼ぶ。データ格納構造の相違連想度の相違でもある。 ダイレクトマップ方式 (Direct Mapped) 1組タグにより構成連想度1)されるデータ格納構造。アドレスにより一意配置が決まるため、タグ構造が非常に単純。だが、同一エントリに異なるフレームアドレスが転送されると必ずライン入れ替え発生するライン入れ替え頻発しスループット落ちることをキャッシュスラッシングというが、この状態が起こりやすくヒット率は他の方式比べ高くないセットアソシアティブ方式 (Set Associative) 複数タグにより構成(連想度2以上)されるデータ格納構造。同一エントリに異なるフレームアドレスのデータ複数格納することができる。連想度が上がるほどキャッシュヒット率は上昇する製造困難になっていくためシステムによりバランスのよい実装異なる。n個のタグにより構成され場合、nウエイセットアソシアティブ方式と呼ぶ。最近はCAM (連想メモリContent Addressable Memory)がタグとして使われ出し32など非常に高い連想度を実装できるようになってきた。ダイレクトマップ方式下記フルアソシアティブ方式この方式の特殊な場合である。 フルアソシアティブ方式 (Fully Associative) エントリアドレスによる振り分けはなく、全てのライン検索対象となる構造。従って連想度はライン数分となる。キャッシュスラッシングは起こり難くヒット率は最も優れているが、実装コストや複雑度の面から通常用いられることはない。

※この「データ格納構造」の解説は、「キャッシュメモリ」の解説の一部です。
「データ格納構造」を含む「キャッシュメモリ」の記事については、「キャッシュメモリ」の概要を参照ください。

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