アディティブレイテンシ (Additive Latency:AL)
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2021/03/26 10:16 UTC 版)
「DDR3 SDRAMにおけるコマンドとオペレーション」の記事における「アディティブレイテンシ (Additive Latency:AL)」の解説
アディティブレイテンシA4A3アディティブレイテンシ0 0 0 (AL disabled) 0 1 CL-1 1 0 CL-2 1 1 Reserved アディティブレイテンシを利用することでデータバスを効率的に活用できるようになる。アクティブコマンドからリード/ライトコマンドの入力が可能になるまでにtRCD時間が必要である。このtRCDのためにリード/ライトコマンドと別のバンクに対するアクティブコマンドの競合が発生することがある。この競合を避けるために別のバンクに対するアクティブコマンドの入力が1サイクル遅らせると、データを連続的にリード/ライトできないサイクルが発生する。このようなサイクルをバブル (bubble) と言う。バブルが発生するとデータバスに無駄な空きが生じ、データ転送効率が低下する。そこでDDR2 SDRAMからポステッドCAS (Posted CAS) が採用された。ポステッドCASとはtRCD期間中の任意のタイミングに次のリード/ライトコマンドを入力できるようにする機能である。入力したリード/ライトコマンドはデバイス内部で保持され一定期間後に有効となる。この一定期間をアディティブレイテンシと言う。ポステッドCASを活用することで効率的なコマンド入力が可能になりデータ転送効率が向上する。 ライトコマンドから実際にデータの書き込まれるまでのサイクル数＝ライトレイテンシ(Write Latency:WL)はアディティブレイテンシ (AL) とCASライトレイテンシ (CAS Write Latency:CWL) の和 (WL=CWL+AL)、リードコマンドから実際にデータが読み出されるまでのサイクル数＝リードレイテンシ (Read Latency:RL) はアディティブレイテンシ (AL) とCASレイテンシ (CAS Latency:CL) の和にな る(RL=CL+AL)。 DDR2 SDRAMではAL=0～4が選択可能であったが、DDR3 SDRAMではAL=0,CL-1,CL-2が選択可能である。
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