CASライトレイテンシ (CAS Write Latency:CWL)
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2021/03/26 10:16 UTC 版)
「DDR3 SDRAMにおけるコマンドとオペレーション」の記事における「CASライトレイテンシ (CAS Write Latency:CWL)」の解説
CASライトレイテンシA5A4A3CASライトレイテンシ0 0 0 5 ( tCK≧2.500ns) 0 0 1 6 (2.500ns>tCK≧1.875ns) 0 1 0 7 (1.875ns>tCK≧1.500ns) 0 1 1 8 (1.500ns>tCK≧1.250ns) 1 0 0 Reserved 1 0 1 Reserved 1 1 0 Reserved 1 1 1 Reserved CASライトレイテンシ (CAS write latency:CWL) は内部ライトコマンドから実際にデータの書き込み準備が完了し最初のデータ書き込みが始まるまでの遅延サイクル数を表す。 DDR2 SDRAMでライトレイテンシ (Write Latency:WL) はリードレイテンシ (Read Latency:RL) で与えられる計算式WL=RL-1で自動的に決定する。ただしリードレイテンシはCASレイテンシ (CAS Latency:CL) とアディティブレイテンシ (Additive Latency:AL) の和 (RL=CL+AL)。DDR3 SDRAMではDDR2 SDRAMと異なりWLは新たに定義されたCASライトレイテンシ (CAS Write Latency:CWL) とALで与えられる計算式WL=AL+CWLで決定する。CWLはモードレジスタMR2で5～8の値を指定する。
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