バースト長 ・バーストタイプ

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バースト長 (Burst Length:BL)・バーストタイプ (Burst Type:BT)

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2021/03/26 10:16 UTC 版)

「DDR3 SDRAMにおけるコマンドとオペレーション」の記事における「バースト長 (Burst Length:BL)・バーストタイプ (Burst Type:BT)」の解説

バースト長 (Burst Length:BL)A1A0BL0 0 8 (固定) 0 1 4 or 8 (動的に指定) 1 0 4 (固定) 1 1 Reserved バーストタイプ (Burst Type:BT)A3バーストタイプ0 4ビットシーケンシャル (Nibble Sequential) 1 インタリーブ (Interleave) バースト長、開始アドレス、およびバーストタイプでバースト中にアクセスするアドレス順は下表の通り。MR0:A1=0 A0=1時リード/ライトコマンド入力時のA12/BC#でBL8またはBC4 (バーストチョップ:Burst Chop) を選択できる。 バーストタイプとバースト動作中にアクセスするアドレスバースト長リードライト開始アドレスバーストタイプシーケンシャルインタリーブ4バーストチョップ リード 0 0,1,2,3,T,T,T,T 0,1,2,3,T,T,T,T 1 1,2,3,0,T,T,T,T 1,0,3,2,T,T,T,T 2 2,3,0,1,T,T,T,T 2,3,0,1,T,T,T,T 3 3,0,1,2,T,T,T,T 3,2,1,0,T,T,T,T 4 4,5,6,7,T,T,T,T 4,5,6,7,T,T,T,T 5 5,6,7,4,T,T,T,T 5,4,7,6,T,T,T,T 6 6,7,4,5,T,T,T,T 6,7,4,5,T,T,T,T 7 7,4,5,6,T,T,T,T 7,6,5,4,T,T,T,T ライト 0～3 0,1,2,3,X,X,X,X 0,1,2,3,X,X,X,X 4～7 4,5,6,7,X,X,X,X 4,5,6,7,X,X,X,X 8 リード 0 0,1,2,3,4,5,6,7 0,1,2,3,4,5,6,7 1 1,2,3,0,5,6,7,4 1,0,3,2,5,4,7,6 2 2,3,0,1,6,7,4,5 2,3,0,1,6,7,4,5 3 3,0,1,2,7,4,5,6 3,2,1,0,7,6,5,4 4 4,5,6,7,0,1,2,3 4,5,6,7,0,1,2,3 5 5,6,7,4,1,2,3,0 5,4,7,6,1,0,3,2 6 6,7,4,5,2,3,0,1 6,7,4,5,2,3,0,1 7 7,4,5,6,3,0,1,2 7,6,5,4,3,2,1,0 ライト 0～7 0,1,2,3,4,5,6,7 0,1,2,3,4,5,6,7 バースト長にBL4固定を指定した場合、メモリデバイス内部では入出力バッファからメモリセルアレイに対する書き込み動作をBL8を指定した場合よりも2サイクル早く開始する。これはtWRとtWTRの開始位置が2サイクル短くなることを意味している。ただしBL8/BC4を動的に決定するモードを選択した場合、常にBL8と同じサイクルでライト動作を開始しなければならない。T: DQおよびDQSの出力ドライバはHi-Z。X: Don't care。 リード動作やライト動作を繰り返して行う場合、CASを再びローに落とせる様になるまでのサイクル数の下限であるtCCDが4であるため、BC4であっても続くリード/ライトコマンドの入力はBL8と同じサイクル数後になる。つまりBC4を選択しても空いたサイクルに別のデータを詰めてリード/ライト動作を継続できるわけではない。このためリード/ライト動作を継続する場合はバーストチョップを使用するメリットはない。しかしリード→ライト時や、ライト→リード時、ライト→プリチャージ (Precharge) 時にバーストチョップを行うことでBL8を利用する場合に比べてサイクル数を減らせる場合がある。詳細は後述のタイミングチャートを参照。