2次キャッシュ

デジタル大辞泉

にじ‐キャッシュ【二次キャッシュ】

読み方：にじきゃっしゅ

《second level cache》コンピューターの処理速度の高速化を図るため、CPU内部に設けられたキャッシュメモリー。最も使用頻度の高いデータは高速で容量が小さい一次キャッシュに保存される。CPUが必要とするデータが一次キャッシュにない場合、より低速で容量が大きい二次キャッシュ、三次キャッシュ、主記憶装置の順にデータを読み取りに行く。L2キャッシュ。レベルツーキャッシュ。セカンダリーキャッシュ。

IT用語辞典バイナリ

2次キャッシュ

読み方：にじキャッシュ
別名：L2キャッシュ，レベル2キャッシュ，セカンダリキャッシュ
【英】lebel 2 cache

2次キャッシュとは、キャッシュメモリの一種で、1次キャッシュの次に読み込まれるキャッシュメモリのことである。

よく使用するデータはキャッシュメモリに保持しておき、メインメモリを読む前にキャッシュメモリを読ませることで、メインメモリへアクセスする機会を減らすことができる。キャッシュメモリは1次キャッシュ、2次キャッシュと複数用意されることが多い。

従来は、1次キャッシュはCPU内部に置かれ、2次キャッシュはCPUの外部に置かれていたため、前者を内部キャッシュ、後者を外部キャッシュと呼ぶこともあった。最近では、2次キャッシュも1次キャッシュと共にCPUに内蔵されている場合が少なくない。

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技術・規格：

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L2キャッシュ

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2024/12/23 07:41 UTC 版)

L2キャッシュ（英: level 2 cache）はマルチレベルキャッシュ内の第2層キャッシュメモリである^[1]。2次キャッシュ、セカンダリキャッシュとも呼ばれる。

キャッシュメモリには容量と速度のトレードオフが存在する。容量・速度の異なるキャッシュの階層構造をもつマルチレベルキャッシュの中で、2番目に容量が小さく2番目に速い階層がL2キャッシュである。最も小さく速い階層がL1キャッシュである。

L1キャッシュはCPUのアーキテクチャと密接に連動して動くため、高速だが容量を増やすことが難しい^[要出典]。そのためメインメモリよりは高速で、L1キャッシュよりも容量を増やすことが容易なL2キャッシュがCPUの性能向上の手段として有効である。

歴史

Intel486～Intel Pentium初代ではL2キャッシュはCPUではなくマザーボードに任意として搭載されていた。当初はDRAMがシステムバスの速度と比べてわずかに遅かったために、メインメモリとの間に設置される高速アクセスを仲介するSRAMとして設置された。しかしクロックダブラー等でクロック速度が増加するにつれてマザーボードに搭載のL2キャッシュは搭載されることなく、CPUの中に搭載されることになる^{[注 1]}。

Pentium IIなどのCPUでは、CPUダイと独立したSRAMをL2キャッシュとしてCPUボードに実装していたが、現在^[いつ?]ではCPUのシリコンダイの上に演算回路と一緒に形成する手法が一般的である。

性能

容量

年を経るごとにL2キャッシュ容量は増加する傾向にある。

CPUのL2キャッシュ^{[注 2]}

メーカー	コードネーム	サイズ [MB/コア]	データ保持	登場年
Intel	Nehalem ～ Comet Lake	0.25	Inclusive	2008～2019
	Rocket Lake ～ Ice Lake	0.50	Inclusive	2019～2021
	Tiger Lake ～ Alder Lake	1.25	Exclusive	2020～2021
	Raptor Lake ～ Meteor Lake	2.00	Exclusive	2022～2023
AMD	K10	0.50	Exclusive	2007
	Bulldozer ～ Piledriver	2.00[注 3]	Exclusive	2011～2012
	Zen ～ Zen 3	0.50	Inclusive	2017～2020
	Zen 4 ～ Zen 5	1.00	Inclusive	2022～2024

レイテンシ

L2キャッシュのレイテンシはメインメモリより短くL1キャッシュより長い。例えば Intel Xeon E5-2686（Broadwell, L1-32KB/L2-256KB/L3-46MB構成）では実測で約10サイクルである（main: 約208サイクル、L1: 約4サイクル）^[2]。

脚注

[脚注の使い方]

注釈 

1. ^ 後に同一ソケットにおいて動作するCPUの中にL2キャッシュが実装されると、L3キャッシュとして動作するようになる
2. ^ 出典:英語版wikipedia 各マイクロアーキテクチャ
3. ^ [MB/モジュール]

出典 

1. ^ "multi level caches ... recent processors have multiple levels of caches (L1, L2, . . . )" 田浦. (2018). What You Must Know about Memory, Caches, and Shared Memory. 並列分散プログラミング, 東京大学.
2. ^ "E5-2686 (32KB/256KB/46MB) ... latency (cycles) ... L1 4.02 ... L2 9.82 ... main 208.417" 田浦. (2016). What You Must Know about Memory, Caches, and Shared Memory. 並列分散プログラミング, 東京大学.