設計特徴

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設計特徴

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2022/07/06 15:52 UTC 版)

「FR-V」の記事における「設計特徴」の解説

FR-VはRISCの思想で作られており、可変長VLIW方式で命令を実行する。 基本命令は、32ビット命令 可変長VLIW型マイクロプロセッサ最大2基本命令＝2Way (FR300,FR400,FR450) 最大4基本命令＝4Way (FR500) 最大8基本命令＝8Way (FR550) VLIW長：32ビット～256ビット Packing Flag方式によるコード圧縮方式を用いた可変長VLIW32ビットの基本命令ごとに1ビットの“パッキングフラグ・ビット”がある。 ビッグエンディアン 単精度浮動小数点演算 2並列SIMD メディア処理演算 2並列16ビットSIMD／4並列16ビットSIMD

設計特徴

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2021/12/10 06:19 UTC 版)

「PowerPC」の記事における「設計特徴」の解説

PowerPCはRISCの思想で作られており、スーパースカラ方式で命令を実行する。 ベースにしたPOWERの特徴に、さらにいくつかの変更を加えた。 POWERアーキテクチャのうち、複雑なものを省いた命令セット。RISCプロセッサとしては、比較的複雑な命令も含む。 バイエンディアン（ビッグエンディアンおよびリトルエンディアンのサポート。G5を除く） 単精度浮動小数点演算に倍精度浮動小数点演算の追加 32ビット命令と完全下位互換の64ビット命令セット 32個のGPR（汎用レジスタ）と32個のFPR（浮動小数点レジスタ） サブルーチンの呼出規約は一般的なRISCチップとは異なりスタック渡しである。実際は10個の引数までレジスタ渡しが行われるが、データのビット数によっては使用可能なレジスタ数が減少したり、非揮発性レジスタ(r13 - r31)の退避などを行う必要がある。 1本のカウントレジスタ。専用の分岐命令などと組み合わせてループのカウントなどに利用する。 複雑な命令など一部を除き、命令は基本的にハードワイヤード (Hard-Wired) ロジックで実装（一部マイクロコードで実装） G4（第4世代）シリーズでは128ビット単位でベクトル演算を行う『AltiVec（IBMはVMX、AppleではVelocity Engineと表現している）』を採用。付随する専用のレジスタは32本。 8本の4ビット条件レジスタ(いわゆるステータスレジスタやフラグレジスタと呼ばれるもの)。詳細はステータスレジスタの項を参照。 原則として、現在のスタックのメモリアドレスを指すベースポインタを持たない。代りに汎用レジスタの一つを用いる。この規則はABIに依存するが、大抵の場合そのレジスタは1番の汎用レジスタである。また、0番の汎用レジスタは、命令によってはゼロレジスタの代用として用いられることがある。 静的な分岐予測を命令単位で設定できる。 条件分岐命令は8×32×17=4352通り（分岐予測を含む）の条件を組み合わせることが可能である。 1998年のPOWER3以降は、POWERも64ビットPowerPC仕様に準拠したアーキテクチャを採用している。

設計・特徴

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2020/08/27 14:16 UTC 版)

「ゴラクプール原子力発電所」の記事における「設計・特徴」の解説

提案されている700MWの加圧水型重水炉（PHWR）はCANDU炉を基にしたインド国産炉であり、現在建設中のカクラパー3、4号機やラジャスタン7、8号機と同型である。原子炉の大きさや設計は、冷却材の部分沸騰が冷却材流路出口で公称最大3%までであるようにされていることを除いてタラプール3、4号機の540MWe級と同様である。