DLX と MIPS
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2020/04/17 05:18 UTC 版)
DLXはMIPSと同様、命令パイプラインの効率的使用を性能向上の基本としている。DLXは概念的には単純な古典的RISCを意図して設計されている。パイプラインは以下のような5段で構成されている。 IF - 命令フェッチユニット/サイクル IR<-Mem(PC) NPC<-PC+4 動作: PCをバスに出力し、そのアドレスの命令を Instruction Register (IR) に読み込む。PCに4を加え、後続の命令アドレスを指すようにする。IRには次のクロックサイクルで処理すべき命令が格納されている。 ID - 命令デコードユニット 動作: 命令をデコードし、レジスタファイルにアクセスして必要なレジスタを読み取る。処理すべき命令はIFから受け取り、その命令から命令コードとオペランドを展開する。必要に応じてレジスタの内容を取り出す。 EX - 実行ユニット/実効アドレスサイクル 動作: ALUが前サイクルで用意されたオペランドを使って実際の処理を行う。DLXの命令種別に応じて以下の4つのいずれかの処理を行うメモリ参照 レジスタ-レジスタ ALU 命令 レジスタ-即値 ALU 命令 分岐 MEM - メモリアクセスユニット 動作: このユニットで処理されるのは、ロード/ストア命令と分岐命令である。必要に応じてメモリにアクセスする。ロード命令ならメモリから読み取ったデータが LMD (load memory data) レジスタに置かれる。 WB - ライトバックユニット 動作: ストアユニットとも呼ばれる。メモリまたはALUから来た処理結果をレジスタファイルに書き込む。
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