出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2022/05/09 07:27 UTC 版)
Verilogにおける定数の定義では、追加のビット幅パラメータがサポートされている。基本的な構文は次のとおりである。 <ビット幅>'<基数を表す文字><数字> 例: 12'h123 — 16進数（hexadecimal）の123（12ビットを使用） 20'd44 — 10進数（decimal）44 (20ビットを使用。未使用桁への0の付加は自動で行われる） 4'b1010 — 2進数（Binary）1010（4ビットを使用） 6'o77 — 8進数（octal）の77（6ビットを使用）
※この「定数の定義」の解説は、「Verilog」の解説の一部です。
「定数の定義」を含む「Verilog」の記事については、「Verilog」の概要を参照ください。
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