条件コードレジスタ CC
出典: フリー百科事典『ウィキペディア(Wikipedia)』 (2020/06/06 01:46 UTC 版)
「CAP-X」の記事における「条件コードレジスタ CC」の解説
加算命令と減算命令の完了時に、演算結果に従って 1 か 0 がセットされる 1 ビットのレジスタ。いわゆるステータスレジスタである。
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