メモリセル構造
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2021/11/03 03:53 UTC 版)
「Dynamic Random Access Memory」の記事における「メモリセル構造」の解説
DRAMの内部回路は、各1つずつのキャパシタと電界効果トランジスタ（FET）から構成される「メモリセル」の部分と、多数のメモリセルが配列したマトリックスの周囲を取り巻く「周辺回路」から構成される。 DRAMの集積度を上げるには、メモリセルをできるだけ小さくすることが有効である。そのため、キャパシタとFETを狭い場所に詰め込むために、さまざまな工夫が行われている。 各々のメモリセルはキャパシタ1個とスイッチ用のFET 1個から構成される。記憶セルは碁盤の目状に並べて配置され、横方向と縦方向にワード線とビット線が走っている。記憶データは、メモリセルのキャパシタに電荷がある場合は論理 "1"、無い場合は論理 "0" というように扱われており、1つのメモリセルで1ビットの記憶を保持している。
※この「メモリセル構造」の解説は、「Dynamic Random Access Memory」の解説の一部です。
「メモリセル構造」を含む「Dynamic Random Access Memory」の記事については、「Dynamic Random Access Memory」の概要を参照ください。
ウィキペディア小見出し辞書の「メモリセル構造」の項目はプログラムで機械的に意味や本文を生成しているため、不適切な項目が含まれていることもあります。ご了承くださいませ。
お問い合わせ。
- メモリセル構造のページへのリンク
