5ナノメートル
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2023/08/11 07:54 UTC 版)
半導体製造において、国際半導体技術ロードマップは5ナノメートルノードを7ナノメートルノードの後のテクノロジーノードとして定義している。
歴史
背景
かつて一部の専門家から5nmノードはムーアの法則の終わりと考えられていた[1] 。7nm以下のトランジスタは、ゲート酸化物層でトンネル効果が起こる[2] 。開発コストのため5nmが市場に出回るには、ムーアの法則による2年よりも長くかかると予測されている[1]。
当初は、7nmを超えた小さなスケールでチップを作るには大きな技術的進歩が必要だと言われていた[要出典] 。特に、5nmは全周ゲート(gate-all-around)アーキテクチャなどFinFETの後を継ぐものを呼び込むと考えられている。
技術デモ
単一トランジスタ7nmデバイスは2000年代初めに研究者によって最初に作製された。2002年、IBMが6nmトランジスタを作製した[3]。
- 2003年、NECは5nmトランジスタを作製した[4]。
- 2015年
- 2017年、IBMは通常のFinFETデザインではなく全周ゲート構造（GAAFET）でのシリコンナノシートを用いて[8]、5nmシリコンチップを作製したことを明らかにした[9]。
商業化
インテルは具体的な計画を明らかにしていなかったが、2009年のロードマップではおよそ2020年までにエンドユーザーへの発売を計画していた[10][11]。しかし、2020年7月の時点で1つ前の7nm化が2022年へ先送りとなることを発表し、5nm化は更に数年遅れることとなった[12]。
5 nm プロセスノード
| ITRSロジックデバイス グラウンドルール |
TSMC (案) |
ITRS ロジックデバイス グラウンドルール |
||
|---|---|---|---|---|
| プロセス・ネーム | 6/5nm | 8/7nm | 5nm | 11/10nm |
| トランジスタ・ゲートピッチ(nm) | 32 | 42 | 44 | 48 |
| 配線ピッチ(nm) | 20 | 24 | 32 | 36 |
数字は低いほど良い。トランジスタ・ゲートピッチはCPP(contacted poly pitch)、配線ピッチはMMP(minimum metal pitch)とも呼ばれる[16][17]。
Beyond 5 nm
3.5 nm が、beyond 5 nmの最初のノードの名前である[18]。
2018年、IMECとケイデンスは3nmテストチップをテープアウトした[19]。サムスンも2021年に3nmのFETを作るために全周ゲート技術を使う計画を発表した[20]。
ムーアの法則を超えたスケーリングでチップを製造する有用または重要だと考えられている有力技術として、光渦レーザー[21]、MOSFET-BJTデュアルモードトランジスタ[22]、3次元集積回路[23]、マイクロフルイディック冷却[24]、PCMOS[25]、真空チャネルトランジスタ[26]、テラヘルツ光[27]、極端紫外線リソグラフィ[28]、カーボンナノチューブ電界効果型トランジスタ[29]、シリコンフォトニクス[30]、グラフェン[31]、フォスフォレン[32]、有機半導体[33]、ガリウムヒ素[34]、インジウムガリウムヒ素[35]、ナノリソグラフィ[36]、再構成可能なカオス理論に基づくマイクロチップ[37]がある。
調査とテクノロジー・デモ
- 2006年にKAISTと国立ナノファブセンターの研究チームは、従来のfinFET技術に基づく世界最小のナノエレクトロニクスデバイスである3nmトランジスタを共同開発した[38][39]。当時作られた中で最小のトランジスタであった。
- 2008年に薄さが1原子、幅が10原子のトランジスタがイギリスの研究者によって作られた。将来のコンピュータの基礎としてシリコンの代替の可能性があるグラフェンから作られた。グラフェンはハチの巣状の構造のカーボンの平面シートから作られ、有力な候補である。マンチェスター大学のチームは当時最小のトランジスタを作るためにグラフェンを用いた。そのデバイスは数個の炭素のリングを含み、の大きさは1nmであった[40]。
- 2010年、オーストラリアのチームは7個の原子からなる長さ4nmの単機能トランジスタを作製した[41][42][43]。
- 2012年
- 2016年、バークレー研究所の研究者は1nmゲートのトランジスタを作製した[47][48] 。この電界効果トランジスタは、チャネル材料としてMoS2を用い、またカーボンナノチューブがチャネルを反転させるために用いられた。有効チャネル長は約1nmである。しかしドレイン-ソース・ピッチはもっと大きく、マイクロメートルサイズである。
- 2018年、カールスルーエ工科大学の研究者は単原子ゲートのトランジスタを作製した[49]。
脚注
出典
- ^ a b “End of Moore's Law: It's not just about physics”. CNET. (2013年8月28日)
- ^ “Quantum Effects At 7/5nm And Beyond” (英語). Semiconductor Engineering 2018年7月15日閲覧。
- ^ “IBM claims world's smallest silicon transistor - TheINQUIRER”. Theinquirer.net. 2017年12月7日閲覧。
- ^ “NEC test-produces world's smallest transistor”. Thefreelibrary.com. 2017年12月7日閲覧。
- ^ “IMEC and Cadence Disclose 5nm Test Chip”. Semiwiki.com. 2015年11月25日閲覧。
- ^ “The Roadmap to 5nm: Convergence of Many Solutions Needed”. Semi.org. 2015年11月25日閲覧。
- ^ Mark LaPedus (2016年1月20日). “5nm Fab Challenges”. 2016年1月27日時点のオリジナルよりアーカイブ。2018年12月26日閲覧。 “Intel presented a paper that generated sparks and fueled speculation regarding the future direction of the leading-edge IC industry. The company described a next-generation transistor called the nanowire FET, which is a finFET turned on its side with a gate wrapped around it. Intel's nanowire FET, sometimes called a gate-all-around FET, is said to meet the device requirements for 5nm, as defined by the International Technology Roadmap for Semiconductors (ITRS).”
- ^ “IBM Figures Out How to Make 5nm Chips”. Uk.pcmag.com (2017年6月5日). 2017年12月7日閲覧。
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- ^ http://www.tsmc.com/tsmcdotcom/PRListingNewsAction.do?action=detail&language=E&newsid=THGOHITHTH
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