ロードストア・アーキテクチャ

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ロードストア・アーキテクチャ

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2024/04/02 16:54 UTC 版)

ロードストア・アーキテクチャ（load–store architecture）、またはレジスタ・レジスタ・アーキテクチャ（register–register architecture）とは、コンピュータ工学で、命令をメモリアクセス（メモリとレジスタ間のロードストア（英語版））とALU演算（レジスタ間でのみ発生）の2つのカテゴリに分ける命令セットアーキテクチャのことをいう^[1]:9-12。

PowerPC、SPARC、RISC-V、ARM、MIPSなどのRISCアーキテクチャはロードストア・アーキテクチャである^[1]:9–12。

例えば、ロードストア・アプローチでは、加算演算のオペランドとデスティネーションの両方がレジスタになければならない。これは、加算演算のオペランドの一方がメモリにあり、もう一方がレジスタにあるレジスタ・メモリ・アーキテクチャ（たとえばx86のようなCISC命令セット・アーキテクチャ）とは異なる^[1]:9–12。

ロードストア・アーキテクチャの最も古い例はCDC 6600である^[1]:54–56。多くのGPU^[2]を含む、ほぼすべてのベクトル・プロセッサがロードストア・アプローチを使用している^[3]。

関連項目

• ロードストア・ユニット
• レジスター・メモリ・アーキテクチャ

脚注・参考文献

1. ^ ^{a b c d} Michael J. Flynn (1995). Computer architecture: pipelined and parallel processor design. ISBN 0867202041 
2. ^ “AMD GCN reference”. 2024年4月2日閲覧。
3. ^ Harvey G. Cragon (1996). Memory systems and pipelined processors. pp. 512–513. ISBN 0867204745