NMOSロジックとは? わかりやすく解説

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NMOSロジック

出典: フリー百科事典『ウィキペディア(Wikipedia)』 (2023/05/29 02:33 UTC 版)

NMOSロジック(N-type metal–oxide–semiconductor logic)は、論理回路とその他のデジタル回路を実装するためにn型MOSFET(金属-酸化物-半導体電界効果トランジスタ)を使用する[4]。 これらのn型MOSFETは、ソース端子とドレイン端子の間にあるp型半導体のボディの中に反転層を作ることによって動作する[5]。 n型チャネルと呼ばれるこの反転層は、n型半導体のソース端子とドレイン端子の間に電子を通すことができる。 n型チャネルは、ゲートと呼ばれる第三の端子に電圧を印加することによって作られる。 他のMOSFETと同様にn型MOSFETは、3つの動作領域を持つ。つまり、遮断領域(cut-off / subthreshold)、線形領域(linear / triode)、そして飽和領域(saturation / active)である[6][7]


  1. ^ p型シリコン基板の中にp型MOSFETを作るとき、p型基板の中にn型の領域(n型ウェル)を作る必要がある。そのような基板とは異なる性質の領域をウェル(well)という[1]。"well"は井戸や窪みのことである。
  2. ^ Intel 2147データシート[2]とHITACHI HM6147データシート[3]によると、Intel 2147の最大消費電流は180mAであり、HITACHI HM6147の最大消費電流は80mAである。
  1. ^ 小特集 II. マイクロプロセッサ技術の動向 飯塚肇(電気学会雑誌 昭和51-3)
  2. ^ "8080 Datasheet, Equivalent, User Manual." (datasheetspdf.com)
  3. ^ 「モトローラ6800伝説」(ISBN 978-4-89977-472-3)p24 鈴木哲哉著 ラトルズ
  4. ^ a b c d NMOS Logic and PMOS Logic (Electrical 4U)
  5. ^ MOSFETの構造と動作 (東芝デバイス&ストレージ株式会社)
  6. ^ MOSFETの『出力特性』と『線形領域、飽和領域、遮断領域』について! (Electrical Information)
  7. ^ MOS・IC回路設計の基本(2)竹井澄明。線形領域のことを3極管(triode)領域と呼ぶことについて記述されている。
  8. ^ PMOS vs NMOS: How Do They Compare? (History Computer)
  9. ^ 半導体プロセスまるわかり インテルから学ぶプロセスの歴史 (ASCII.jp)
  10. ^ トランジスタ - CMOSの仕組み (ナノエレクトロニクス)
  11. ^ a b c d e f Inverters with different types of load (Madan Mohan Malaviya University of Technolog)
  12. ^ ノイズマージンの考え方 (マクニカ)
  13. ^ a b SiゲートNチャネルMOS技術の開発(日立評論)
  14. ^ IBMの半導体連合、高誘電率/金属ゲート技術を採用した32nm/28nm製造技術を実用化へ (EETimes Japan)
  15. ^ CMOS Circuits - Pull Down and Pull Up Network, PDN, PUN, Karnaugh Map, Digital Logic, NOT, NAND, XOR - YouTube
  16. ^ a b c "Experiment 9 N-MOSFET Gates" (Islamic University of Gaza)
  17. ^ トランジスタの構造と基本特性 (2) 日本電気技術者協会
  18. ^ 半導体集積回路の概要と試作品の特性(日立評論)
  19. ^ How to use MOSFET as an active load resistor? (StackExchange)
  20. ^ MOSFET Circuits (Electrical4U)
  21. ^ Chapter 13 MOS Digital Circuits (McGill University)
  22. ^ The Depletion Load (The University of Kansas)
  23. ^ “1960 - Metal Oxide Semiconductor (MOS) Transistor Demonstrated”. The Silicon Engine (Computer History Museum). https://www.computerhistory.org/siliconengine/metal-oxide-semiconductor-mos-transistor-demonstrated/. 
  24. ^ Lojek, Bo (2007). History of Semiconductor Engineering. Springer Science & Business Media. pp. 321–3. ISBN 9783540342588 
  25. ^ Sah, Chih-Tang; Leistiko, Otto; Grove, A. S. (May 1965). “Electron and hole mobilities in inversion layers on thermally oxidized silicon surfaces”. IEEE Transactions on Electron Devices 12 (5): 248–254. Bibcode1965ITED...12..248L. doi:10.1109/T-ED.1965.15489. https://pdfslide.net/documents/electron-and-hole-mobilities-in-inversion-layers-on-thermally-oxidized-silicon-57e531d33262d.html. 
  26. ^ Critchlow, D. L. (2007). “Recollections on MOSFET Scaling”. IEEE Solid-State Circuits Society Newsletter 12 (1): 19–22. doi:10.1109/N-SSC.2007.4785536. 
  27. ^ a b c d e Kuhn, Kelin (2018). “CMOS and Beyond CMOS: Scaling Challenges”. High Mobility Materials for CMOS Applications. Woodhead Publishing. p. 1. ISBN 9780081020623. https://books.google.com/books?id=sOJgDwAAQBAJ&pg=PA1 
  28. ^ 1970s: Development and evolution of microprocessors”. Semiconductor History Museum of Japan. 2019年6月27日閲覧。
  29. ^ NEC 751 (uCOM-4)”. The Antique Chip Collector's Page. 2011年5月25日時点のオリジナルよりアーカイブ。2010年6月11日閲覧。
  30. ^ Cushman, Robert H. (1975年9月20日). “2-1/2-generation μP's-$10 parts that perform like low-end mini's”. EDN. 2016年4月24日時点のオリジナルよりアーカイブ。2019年9月15日閲覧。
  31. ^ “CDP 1800 μP Commercially available”. Microcomputer Digest 2 (4): 1–3. (October 1975). http://www.bitsavers.org/pdf/microcomputerAssociates/Microcomputer_Digest_v02n04_Oct75.pdf. 
  32. ^ a b c 1978: Double-well fast CMOS SRAM (Hitachi)”. Semiconductor History Museum of Japan. 2019年7月5日時点のオリジナルよりアーカイブ。2019年7月5日閲覧。
  33. ^ Silicon Gate MOS 2102A”. Intel. 2019年6月27日閲覧。
  34. ^ a b A chronological list of Intel products. The products are sorted by date.”. Intel museum. Intel Corporation (2005年7月). 2007年8月9日時点のオリジナルよりアーカイブ。2007年7月31日閲覧。
  35. ^ Masuhara, Toshiaki; Minato, O.; Sasaki, T.; Sakai, Y.; Kubo, M.; Yasui, T. (1978). A high-speed, low-power Hi-CMOS 4K static RAM. 1978 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. XXI. pp. 110–111. doi:10.1109/ISSCC.1978.1155749
  36. ^ "1978: Double-well fast CMOS SRAM (Hitachi)" (Semiconductor History Museum of Japan)


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