Verilog
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2023/12/30 18:20 UTC 版)
Verilog（ヴェリログ）は、IEEE 1364として標準化されているハードウェア記述言語（Hardware Description Language; HDL）である。最も重要な用途は、デジタル回路をレジスタ転送レベルで設計・検証することである。また、アナログ回路や混合信号回路の検証や、遺伝子回路の設計にも使用されている[1]。
- ^ “Genetic circuit design automation”. Science 352 (6281): aac7341. (2016). doi:10.1126/science.aac7341. PMID 27034378.
- ^ インターフェース 1993年12月号, p. 14,184-188.
- ^ インターフェース 1993年12月号, p. 185.
- ^ 1364-1995 IEEE Standard Hardware Description Language Based on the Verilog(R) Hardware Description Language
- ^ 1364-2001 IEEE Standard Verilog Hardware Description Language
- ^ 1364-2005 IEEE Standard for Verilog Hardware Description Language
- ^ http://standards.ieee.org/findstds/standard/62530-2011.html
- ^ Cummings, Clifford E. (2003年). “SystemVerilog — Is This The Merging of Verilog & VHDL?” (PDF). SNUG Boston 2003. 2018年7月17日閲覧。
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