ロジカルエフォート

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ロジカルエフォート

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2023/04/07 01:10 UTC 版)

ロジカルエフォート（Logical effort）とは1991年にIvan SutherlandとBob Sproullによって造られた用語であり、CMOS回路の遅延を推定するための簡便な方法に用いられる概念である。

ロジカルエフォートによる考え方を適切に使用することで、特定の機能を持つ論理ゲートの選択と、最小遅延を実現するためのゲートのサイズやステージ数の設定に役立つ。

論理ゲートにおける遅延の導出

ゲートの遅延は基準となる遅延時間を単位として表現される。単位となる基準遅延としては、インバータがそれ自身と同一のインバータを駆動する際（この時配線やその他負荷による余剰な容量は付いていないものとする）の遅延、${\displaystyle \tau =3RC}$

CMOSインバータ回路

定義からインバータのロジカルエフォート ${\displaystyle g}$ は1である。インバータが同一のインバータを駆動する場合、エレクトリカルエフォート ${\displaystyle h}$ も1となる。

インバータの寄生遅延 ${\displaystyle p}$ もまた1である。(これはインバータのエルモア遅延モデルを考えることで求められる。)

以上から、インバータがそれと同一のインバータを駆動する際の正規化遅延は下式のように求められる。

${\displaystyle d=gh+p=(1)(1)+1=2}$

NANDとNORゲートの遅延

2入力NANDゲートのロジカルエフォートは ${\displaystyle g=4/3}$ と計算される。なぜなら入力容量が3のインバータと同等の電流を駆動するために、NANDゲートは4の入力容量を必要とするためである。同様に2入力NORゲートのロジカルエフォートは ${\displaystyle g=5/3}$ となることが分かる。ロジカルエフォートが小さいため、典型的にはNORゲートよりもNANDゲートの方が好まれる。

さらに大きなゲートに対しては、ロジカルエフォートは下表のようになる。

各入力数の静的CMOSゲートのロジカルエフォート（ガンマの値 = 2）

	入力数
ゲートの種類	1	2	3	4	5	n
インバータ	1	N/A	N/A	N/A	N/A	N/A
NAND	N/A	${\displaystyle {\frac {4}{3}}}$	${\displaystyle {\frac {5}{3}}}$	${\displaystyle {\frac {6}{3}}}$	${\displaystyle {\frac {7}{3}}}$	${\displaystyle {\frac {n+2}{3}}}$
NOR	N/A	${\displaystyle {\frac {5}{3}}}$	${\displaystyle {\frac {7}{3}}}$	${\displaystyle {\frac {9}{3}}}$	${\displaystyle {\frac {11}{3}}}$	${\displaystyle {\frac {2n+1}{3}}}$

NANDとNORゲートの正規化寄生遅延はそれぞれの入力数と等しくなる。

以上から、2入力NANDがそれ自体と同一のコピーを駆動する際（エレクトリカルエフォートが1のとき）の遅延は下記のようになる。

${\displaystyle d=gh+p=(4/3)(1)+2=10/3}$

2入力のNORゲートの遅延は下記のようになる。

${\displaystyle d=gh+p=(5/3)(1)+2=11/3}$

脚注、出典

1. ^ Bakos. “Fundamentals of VLSI Chip Design”. University of South Carolina. p. 23. 2011年11月8日時点のオリジナルよりアーカイブ。2011年3月8日閲覧。
2. ^ Dielen, M.; Theeuwen, J. F. M. (1987). An Optimal CMOS Structure for the Design of a Cell Library. p. 11 

参考文献

• Sutherland, Ivan E.; Sproull, Robert F.; Harris, David F. (1999). Logical Effort: Designing Fast CMOS Circuits. Morgan Kaufmann. ISBN 1-55860-557-6. https://books.google.com/books?id=hGVWzQmQYP0C&pg=PP1&dq=logical+effort+cmos 
• Weste, Neil H. E.; Harris, David (2011). CMOS VLSI Design: A Circuits and Systems Perspective, 3rd Ed.. Pearson/Addison-Wesley. ISBN 0-321-54774-8. https://books.google.com/books?id=ACxTAAAAMAAJ&q=cmos+vlsi+design&dq=cmos+vlsi+design