AMD K10
出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2022/11/27 00:01 UTC 版)
アーキテクチャの特徴
- フォームファクタ
- Socket AM2+はAthlon 64 X2、Phenom X2、Phenom X4、及びシングルOpteron向けのソケットであり、Socket F+はAMD Quad FX platformを用いるPhenom FXとマルチプロセッサ対応のOpteron用のソケットである。双方ともHyperTransport3.0とDDR2DIMMに対応しているが、Socket AM2/AM2+ではHyperTransport3.0としての動作を制限される[43]。
- 既存のSocket AM2とSocket Fマザーボードでもそれぞれ使用可能である。
- 命令セットの追加と拡張
- 新しいビット操作の命令 (コンピュータ): Leading Zero Count (LZCNT) and Population Count (POPCNT)
- 新しいSSE命令の名はSSE4a: 複合されたマスクシフト命令 (EXTRQ/INSERTQ) と整数ストリーミングストア命令 (MOVNTSD/MOVNTSS)
- アラインされていないSSEロード命令のサポート (以前は16バイトのアラインメントが必要であった)[44]
- 実行ユニットの強化
- 新たなテクノロジーのCPUダイへの統合:
- Four processor cores (Quad-core)
- 効率的な電源管理のための、CPUコア、メモリコントローラ、ノースブリッジのパワープレーンの分割。最初は AMD はDynamic Independent Core Engagement あるいは D. I. C. E. と呼んでいたが、現在は Enhanced PowerNow! と呼ばれ、コアとノースブリッジ（統合メモリコントローラ）の消費電力を独立に増減させることができる[45]。
- メモリサブシステムの改善:
- アクセスレイテンシの向上:
- メモリ階層構造への変更:
- L1キャッシュへの直接のプリフェッチ。K8 ファミリでは L2 cache にプリフェッチしていた。
- 32-way セットアソシアティブの、最低 2Mi B の L3 victim キャッシュ。シングルダイ上のコア(それぞれ 512 KiB の独立した専用 L2 キャッシュを備える)間で、共有を意識したデータ置き換えポリシーに基づき共有される。
- 拡張可能な L3 キャッシュの設計。45nmプロセスでは 6 MiBに増量され、そのチップは Shanghaiのコードネームがついている。
- アドレス空間管理の変更:
- 独立した二つの 64-bit メモリコントローラー。それぞれが独立した物理アドレス空間を備える。これにより激しくマルチスレッド化された環境でメモリへのランダムアクセスが発生する場合に利用可能なバンド幅をうまく活用する可能性が高くなる。このアプローチは従来の、二つの64ビットデータチャンネルが共通の一つのアドレス空間に縛られている"インターリーブ"設計とは対照的である。
- より大きなタグつきTLB; 1 GiB ページエントリーのサポートと、128エントリーの 2 MiB ページ TLB。
- 256TiBメモリサブシステムのための 48ビットメモリアドレス
- メモリミラーリングとデータポイゾニングのサポート、改善された RAS機能
- AMD-V 仮想化技術をサポートするためのネステッドページテーブル。ワールドスイッチの時間を最大25%削減するとされる。
- システムインターコネクトの改善:
- HyperTransport リトライのサポート
- HyperTransport 3.0のサポート、ソケット辺り8つのポイントトゥポイントを作成可能な HyperTransport Link
- 追加機能によるプラットフォームレベルの改善点:
- 動的なクロックの変更を許可する5つの電源状態
- クロックゲーティングの増大
- HTX スロットと空きCPUソケットを介した、HyperTransportで接続するコプロセッサの公式なサポート : Torrenza イニシアチブ。
- ^ The Inquirer report
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- ^ “AMD Next Generation Processor Technology Slides”. HardOCP. (2006年8月22日)
「AMD K10」の続きの解説一覧
- 1 AMD K10とは
- 2 AMD K10の概要
- 3 特徴
- 4 アーキテクチャの特徴
- 5 後続の製品
- 6 関連項目
固有名詞の分類
- AMD K10のページへのリンク
