「位相同期回路」の意味や使い方わかりやすく解説 Weblio辞書

いそうどうき‐かいろ〔ヰサウドウキクワイロ〕【位相同期回路】

読み方：いそうどうきかいろ

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2024/06/30 14:48 UTC 版)

位相同期回路（いそうどうきかいろ）、PLL（英: phase locked loop）とは、入力される周期的な信号を元にフィードバック制御を加えて、別の発振器から位相が同期した信号を出力する電子回路である。

^ デジタル制御が普及する以前の位相同期回路ではアナログ演算によって周波数を2 - 4倍程度高める操作が行なわれていた。また周波数逓倍にはC級増幅を利用して3・5・7倍のような奇数次高調波を得るなどしていた。
^ 英: frequency multiplication
^ 英: phase frequency detector
^ 英: voltage controlled oscillator
^ 英: phase frequecy detector
^ 英: programmable frequency divider

^ (PDF) CD74HC297. テキサスインスツルメンツ 2015年1月2日閲覧。
^ (PDF) MC14046B. ON Semiconductor 2015年1月2日閲覧。
^ 小林春夫他 (2009年11月25日). “完全デジタルPLL技術の動向” (PDF). 群馬大学. p. 4. 2015年1月2日閲覧。
^ 小林春夫、他著「完全デジタルPLL回路　ADPLLを学ぶ」『日経エレクトロニクス』第1005号、2009年6月1日、100-107頁、NAID 40016580798。

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出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2017/09/01 08:36 UTC 版)

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