メモリレベルの並列性

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メモリレベルの並列性

出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2018/10/03 03:41 UTC 版)

メモリレベルの並列性（メモリレベルのへいれつせい、英: Memory level parallelism, MLP）はコンピュータアーキテクチャにおける用語で、 複数のメモリ操作、特にキャッシュミスを同時に遅延させられる能力を指す。

MLP は ILP、すなわち命令レベルの並列性の一形態と考えることもできる。しかし、ILP は しばしばスーパースケーラ、すなわち複数の命令を同時に実行できる能力と混同される。たとえば、インテルの Pentium Pro は 5-way のスーパースケーラであり、あるサイクルに 5 つの異なるマイクロ命令の実行を開始できるが、最大 20 の異なる load マイクロ命令に対して 4 つの異なるキャッシュミスを扱うことが可能である。

一つのマシンがスーパースケーラでなくとも高い MLP を持つことはありうる。

参考文献

• "Microarchitecture optimizations for exploiting memory-level parallelism",Yuan Chou, B. Fahs, and S. Abraham, Computer Architecture, 2004. Proceedings. 31st Annual International Symposium on 2004.
• "Coming challenges in microarchitecture and architecture" Ronen, R.; Mendelson, A.; Lai, K.; Shih-Lien Lu; Pollack, F.; Shen, J.P. Proceedings of the IEEE Volume: 89 Issue: 3 Mar 2001
• MLP yes! ILP no!, Andrew Glew