ピー‐エル‐エル【PLL】
位相同期回路
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出典: フリー百科事典『ウィキペディア（Wikipedia）』 (2018/10/08 06:31 UTC 版)
位相同期回路（いそうどうきかいろ）、PLL（英: phase locked loop）とは、入力される周期的な信号を元にフィードバック制御を加えて、別の発振器から位相が同期した信号を出力する電子回路である。
注釈
出典
- ^ (PDF) CD74HC297. テキサスインスツルメンツ. 2015年1月2日閲覧。
- ^ (PDF) MC14046B. ON Semiconductor. 2015年1月2日閲覧。
- ^ 小林春夫 他 (2009年11月25日). “完全デジタルPLL技術の動向 (PDF)”. 群馬大学. p. 4. 2015年1月2日閲覧。
- ^ 小林春夫、他著「完全デジタルPLL回路 ADPLLを学ぶ」、『日経エレクトロニクス』第1005号、2009年6月1日、 100-107頁、 NAID 40016580798。
[続きの解説]
「位相同期回路」の続きの解説一覧
- 1 位相同期回路とは
- 2 位相同期回路の概要
- 3 脚注
- phase locked loopのページへのリンク
