集積回路 プロセス・ルール

集積回路

出典: フリー百科事典『ウィキペディア(Wikipedia)』 (2022/07/03 14:21 UTC 版)

プロセス・ルール

プロセス・ルールとは、集積回路をウェハーに製造するプロセス条件をいい、最小加工寸法を用いて表す。プロセス・ルールによって、回路設計での素子や配線の寸法を規定するデザイン・ルールが決まる。

通常、最小加工寸法はゲート配線の幅または間隔である。ゲート配線幅が狭くできれば、金属酸化物電界効果トランジスタ (MOSFET) のゲート長が短くなるから、ソースとドレインの間隔が短くなり、チャネル抵抗が小さくなる。したがって、トランジスタの駆動電流が大きくなり、高速動作が期待できる。このため、プロセス・ルールは、高速化を期待して、ゲート長のことを指す場合もある。特にDRAMプロセスでは、ゲート長はゲート配線の最小寸法を使わない場合があるし、拡散層とメタル層を導通させるコンタクトの径が最小加工寸法の場合もある。つまり、プロセス・ルールは、製造上の技術的な高度さや困難さを示す指標と言える。

プロセス・ルールが半分になれば、ダイの外部配線部を除けば、同じ面積に4倍のトランジスタや配線が配置できるため、同じトランジスタ数では4-1倍 (4分の1) の面積になる。ダイ面積が4分の1に縮小できれば1枚のウェハーから取れるダイが4倍になるだけでなく、歩留まりが改善されるためさらに多くのダイが取れる。トランジスタ素子が小さくなればMOSFETのチャネル長が短くなり、ON/OFFの閾値の電圧 (Vth) を下げられ、低電圧で高速のスイッチング動作が可能となるため、リーク電流の問題を考えなければ、消費電力を下げながら性能が向上する。

伝播遅延は次の式に表される関係に従う。

    •  : 伝播遅延
    •  : 負荷容量
    •  : 電源電圧
    •  : ゲート酸化膜厚
    • L : ゲート長
    • W : ゲート幅
    •  : キャリア移動度
    •  : ゲート酸化膜誘電率
    •  : しきい値電圧[8]

プロセス・ルールは、フォトマスクからウェハーに回路を転写する半導体露光装置の光学分解能や、エッチング工程の寸法変換差の改善などで更新されてきた。プロセス・ルールの将来予測は、ムーアの法則を引用されることが多い。

半導体露光装置は非常に高い工作精度が要求され、製造の大部分が人間の手作業で行われる。ウェハーを載せるスライドテーブルは、高い水平度を実現するために非常にキメの細かい砥石で職人が磨いたレールの上に乗せられる。微細パターンをウェハー上に転写する光学系には、原子単位で表面の曲率が修正されている超高精度なレンズが用いられている。

微細化

半導体露光装置メーカーは1社か2社の最先端半導体メーカーと共同で次の世代や次々世代の半導体露光装置を開発し、まずその半導体メーカーに向けて製造する。その開発によって生み出された装置を、2 - 3年程度後に最先端に続く半導体メーカーが量産のために購入する頃には最先端半導体メーカーはその先の世代の試験運用をはじめる。この循環があるために演算プロセッサのプロセスルールは、350 nm/250 nm/180 nm/130 nm/90 nm/65 nm/45 nm/32 nm/22 nm/14 nm/10 nm といった飛びとびの値になるのが普通である。最先端のプロセス・ルールは2020年時点で5nmに達していて[9]、3 nm, 2 nmと微細化が進んで行くと予想されている[10][11][12]。一方DRAMやフラッシュメモリのような記憶用半導体では小刻みにプロセスルールを縮小している。DRAMにおける一般的なプロセス・ルールは2007年には65nm、2008年には57 nmと縮小を行い、2013年には32 nmを想定している。これは、製品の急激な低価格化によって各メーカーが新規投資を控え、既存設備の改善によって生産性を向上させることが狙いである[13]。ただし最先端の微細化が要求される携帯端末向けなどには、2010年時点で25nmの製品が、2020年時点で10 nmの製品が投入されている[14]

  • 2015年、2016年第5世代と第6世代のIntel Coreを14 nmで製造している。2016年中に10 nmを実用化(実際には2019年[15])、2017年には7 nm(実施には2023年予定[16])へ[17]
  • 2015年7月、IBMは7 nmプロセスの試作品を発表[18]、一桁ナノプロセスの時代を迎える。
  • 2016年3月、インテルはXeon E5-2600 v4 CPU、14 nm、22コア/44スレッドを発売[19]
  • 2016年3月、サムスンは18 nmといわれるDRAMを出荷。
  • 2020年9月、TSMCの5 nmプロセスによるApple A14が出荷される[20]

微細化によってプロセスルールが使われる光源の波長よりも短くなると、光の回折干渉によってマスクの形とウェハー上に作られる像の食い違いが大きくなり、設計通りの回路が形成できなくなる。この問題を解決するため、回路設計にあらかじめこれらの光学効果を織り込んでおく光学近接効果補正が130 nm以下のルールで行われるようになった。光学近接効果補正は、EDAによる自動化が普及している。

2020年頃には、5nmに到達し、CMOSを使った微細化の限界が訪れるとの推測されており、新しい素材・構造の研究や微細化に頼らない手段による集積度の向上も模索されている[21]

また携帯電話の小型カメラ撮像素子ではフットプリントの都合上、非常に微細化したイメージセンサーを使う。しかし、このセンサーの画素密度は可視光波長では従来のカラーフィルタ方式がまったく役に立たなくなる。このため、メタル層で光を回折させて分光を行ったり、窒化物半導体素子を使って分光することにより、プロセスルールよりも遥かに長い可視光をフォトダイオードに導く。APS-Cサイズで2000万画素を超えるものも同様である[22]


注釈

  1. ^ 専門的には「ダイ」とも呼ぶ。
  2. ^ 個別の部品を集積した「ハイブリッド集積回路」なども含める場合もあるが、ここではそちらへの言及は割愛する。
  3. ^ 多くの場合、端子とその間隔のために必要な大きさが、パッケージサイズの要因となっている。
  4. ^ 1980年代に商用化しようとした例もあったが、歩留の制約を越えられずに失敗している。WSIの実用化の優先度は高くない。(トリロジー・システムズ英語版の記事などで見られる)

出典

  1. ^ a b c 1960年代初 国産ICのスタート, http://www.shmj.or.jp/museum2010/exhibi719.htm 
  2. ^ 城阪俊吉、私とハイブリッドマイクロエレクトロニクスの出会い -戦後40年のやきもの 『HYBRIDS.』 1988年 4巻 1号 p.2-20, doi:10.5104/jiep1985.4.2
  3. ^ 米誌に触発された電試グループ, http://www.shmj.or.jp/shimura/ssis_shimura2_06.htm 
  4. ^ 固体回路の一試作 昭和36(1961)年4月8日 電気四学会連合大会, http://www.shmj.or.jp/shimura/shimura_J_L/shimura2_06_3L.jpg 
  5. ^ 東大グループは「固態型論理回路」, http://www.shmj.or.jp:80/shimura/ssis_shimura2_07.htm  半導体産業人協会 日本半導体歴史館 志村資料室 第II部
  6. ^ The Bipolar Digital Integrated Circuits Data Book, 日本テキサスインスツルメンツ 
  7. ^ 原題: Introduction to VLSI Systems
  8. ^ 福田哲生著 『はじめての半導体シリコン』工業調査会 2006年9月15日初版第1刷発行 ISBN 4769312547
  9. ^ 株式会社インプレス (2020年1月23日). “TSMC、5nmプロセス「N5」を2020年上半期に立ち上げ 〜6 nmは予定通り年内量産開始の見込み” (日本語). PC Watch. 2021年4月8日閲覧。
  10. ^ 株式会社インプレス (2021年1月18日). “TSMC、3 nmプロセスのリスク生産を2021年内にも開始” (日本語). PC Watch. 2021年4月8日閲覧。
  11. ^ 株式会社インプレス (2019年5月16日). “Samsung、3 nmプロセスで独自のGAAFET構造「MBCFET」採用へ ~6nmは年内、5nmを2020年より量産開始” (日本語). PC Watch. 2021年4月8日閲覧。
  12. ^ 株式会社インプレス (2020年1月30日). “【福田昭のセミコン業界最前線】 2020年も半導体はおもしろい(前編)” (日本語). PC Watch. 2021年4月8日閲覧。
  13. ^ 日経エレクトロニクス 2007年11月5日号「激安DRAMを活かす」 p.63
  14. ^ 株式会社インプレス (2020年3月26日). “Samsung、業界初のEUV採用DRAMモジュールの出荷開始” (日本語). PC Watch. 2021年4月8日閲覧。
  15. ^ 笠原一輝のユビキタス情報局ː Intel、第10世代Core発表。10nmプロセスで、L1が1.5倍、L2は倍増に”. 2021年4月26日閲覧。 “初期の計画では2017年末の出荷だったが、Kaby Lakeの微細化製品として計画されてきた同じ10nm採用のCannon Lakeがうまく立ち上がらず、結果的に事実上のスキップ(実際にはGPUなし版が細々と出荷されている)になり、2019年にずれ込んでしまうというかたちになってしまった。”
  16. ^ 笠原一輝のユビキタス情報局ː Intel、2023年の製品計画プランを延期。ゲルシンガー氏の新体制で強いIntelへの回帰なるか”. 2021/04.26閲覧。 “Intelの次の製造技術であり、TSMCの5 nmと同程度の性能を持っているとされる7 nmの製造計画は2022年に開始され、量産は2023年になると見られている。”
  17. ^ インテルCPUロードマップ 2016年中に10nmプロセスを量産、7nmは2019年 ASCIIデジタル2016年04月18日
  18. ^ ついに“ひと桁”、7 nmプロセス開発へ加速 EE Times Japan Weekly 2016年03月28日
  19. ^ “Broadwell-EP”こと「Xeon E5-2600 v4」が販売開始 ASCII 2016年04月01日
  20. ^ ASCII. “アップル異例の「順番入れ替わり」、それでも「プロセッサー自前開発」で強みを見せる (1/2)” (日本語). ASCII.jp. 2021年4月8日閲覧。
  21. ^ New nano logic devices for the 2020 time frames
  22. ^ マイクロ分光素子を用いたイメージセンサの高感度化技術を開発 Panasonic Newsroom プレスリリース 2013年2月4日


「集積回路」の続きの解説一覧




集積回路と同じ種類の言葉


英和和英テキスト翻訳>> Weblio翻訳
英語⇒日本語日本語⇒英語
  

辞書ショートカット

すべての辞書の索引

「集積回路」の関連用語

集積回路のお隣キーワード
検索ランキング

   

英語⇒日本語
日本語⇒英語
   



集積回路のページの著作権
Weblio 辞書 情報提供元は 参加元一覧 にて確認できます。

   
ウィキペディアウィキペディア
All text is available under the terms of the GNU Free Documentation License.
この記事は、ウィキペディアの集積回路 (改訂履歴)の記事を複製、再配布したものにあたり、GNU Free Documentation Licenseというライセンスの下で提供されています。 Weblio辞書に掲載されているウィキペディアの記事も、全てGNU Free Documentation Licenseの元に提供されております。

©2022 GRAS Group, Inc.RSS